[VHDL编程] multilyUnit1

说明：a verilog programmed multiply unit algorithm
<ash> 在 2025-01-28 上传 | 大小：149kb | 下载：0

[VHDL编程] multiplyUnit2

说明：verilog multiply algorithm
<ash> 在 2025-01-28 上传 | 大小：2kb | 下载：0

[VHDL编程] PIC-Code

说明：the verilog code used to design a PIC uC
<ash> 在 2025-01-28 上传 | 大小：1.89mb | 下载：0

[VHDL编程] UpDownCounter

说明：an up down counter in verilog
<ash> 在 2025-01-28 上传 | 大小：406kb | 下载：0

[VHDL编程] AlteraCycloneIIEP2C8

说明：
<吴勇> 在 2025-01-28 上传 | 大小：3.49mb | 下载：0

[VHDL编程] chuan2

说明：用verilog HDL编写的并串转换模块，在ISE软件仿真过，也可综合-Prepared using verilog HDL and string conversion module, in the ISE software simulation, and can also be integrated
<李晶> 在 2025-01-28 上传 | 大小：780kb | 下载：0

[VHDL编程] bingchuan2

说明：verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
<李晶> 在 2025-01-28 上传 | 大小：208kb | 下载：0

[VHDL编程] bingchuan

说明：verilogHDL编写的并串转换模块，在ISE软件中仿真过，可综合，绝对是正确的-prepared and verilogHDL string conversion module, the ISE simulation software that can be integrated, is absolutely correct
<李晶> 在 2025-01-28 上传 | 大小：209kb | 下载：0

[VHDL编程] fir

说明：verilogHDL编写的低通滤波器模块，在ISE软件中仿真过-verilogHDL prepared by low-pass filter module, in the ISE simulation software have been
<李晶> 在 2025-01-28 上传 | 大小：139kb | 下载：0

[VHDL编程] modulation

说明：verilogHDL编写的QPSK选相法调制模块，在ISE软件中仿真过，可综合，绝对是正确的-verilogHDL preparation phase of the QPSK modulation selection module, in the ISE simulation software that can be integrated, is absolutely correct
<李晶> 在 2025-01-28 上传 | 大小：4.74mb | 下载：0

[VHDL编程] uart

说明：基于FPGA的uart源代码，异步串行通信，vhdl书写的。-uart codes。write with vhdl.
<陈> 在 2025-01-28 上传 | 大小：274kb | 下载：0

[VHDL编程] Codingexperimentcrcdcord

说明：编码实验Your use of Altera Corporation s design tools, logic functions and other software and tools, and its AMPP partner logic -Coding experiment
<吕旭> 在 2025-01-28 上传 | 大小：132kb | 下载：0