[VHDL编程] FiltroDSP

说明：This sources implement a 8-bit FIR Filter with selectable coefficent rom.
<Jose> 在 2025-01-26 上传 | 大小：1.51mb | 下载：0

[VHDL编程] MultiplicadorSHIF

说明：This code creates a 8 bit full multiplier.
<Jose> 在 2025-01-26 上传 | 大小：1.34mb | 下载：0

[VHDL编程] dds

说明：利用EDA硬件描述语言来实现DDS功能，利用VC++6.0实现sinx,cosx数据的采集，用quart2软件为载体实现-The use of EDA hardware descr iption language to achieve the DDS functions, using VC++6.0 to achieve sinx, cosx data collection, software used as the carrier t
<游智超> 在 2025-01-26 上传 | 大小：727kb | 下载：0

[VHDL编程] uart_regs

说明：uart_regs core目录下为Altera的IP宏功能模块-Altera IP uart_regs core
<寻宝人> 在 2025-01-26 上传 | 大小：919kb | 下载：0

[VHDL编程] Project

说明：定制一个双端口RAM，DualPortRAM-RAM，DualPortRAM
<寻宝人> 在 2025-01-26 上传 | 大小：135kb | 下载：0

[VHDL编程] Project

说明：熟悉Altera IP的产生和实现方法定制一个8B10B编码器- 8B10B codeer
<寻宝人> 在 2025-01-26 上传 | 大小：157kb | 下载：0

[VHDL编程] source

说明：ModelSim对Altera设计进行功能仿真的简单操作步骤-modelsim simulation
<寻宝人> 在 2025-01-26 上传 | 大小：333kb | 下载：0

[VHDL编程] FHT_example

说明：Altera FPGACPLD FHT_example design
<寻宝人> 在 2025-01-26 上传 | 大小：224kb | 下载：0

[VHDL编程] Example-s2-1

说明：其中的EPLL、MY_DQ和MY_DQS模块是用Altera的IP产生器MegaWizard产生的-EPLL MY_DQ MY_DQS
<寻宝人> 在 2025-01-26 上传 | 大小：24kb | 下载：0

[VHDL编程] ide

说明：ide 的HDL描述.有接口和时续-HDL descr iption of the ide. when there is interface and continued
<zfq> 在 2025-01-26 上传 | 大小：5.54mb | 下载：0

[VHDL编程] eightscaleEDAdesign

说明：基于FPGA的电子琴,用VHDL实现,完成八个音阶的输出-FPGA—based organ，with the realization of VHDL，complete the eight scale output.
<Reuben> 在 2025-01-26 上传 | 大小：78kb | 下载：0

[VHDL编程] fifotop

说明：基于FPGA编写的VHDL语言，FIFO代码程序。 程序完整。-VHDL-based FPGA written language, FIFO procedure code. Complete the procedure.
<李芳> 在 2025-01-26 上传 | 大小：2mb | 下载：0