[VHDL编程] EEPROM_RD_WR

说明：本程序包含：EEPROM的功能模型(eeprom.v)、读/写EEPROM的verilog HDL 行为模块（eeprom_wr.v）、信号产生模块（signal.v）和顶层模块(top.v) ，这样可以有一个完整的EEPROM的控制模块和测试文件，本文件通过测试。-This procedure includes: EEPROM of the functional model (eeprom.v), read/write EEPROM
<周> 在 2025-01-21 上传 | 大小：107kb | 下载：0

[VHDL编程] VerilogHDL

说明：基于VerilogHDL的实用教程，书中介绍得简单易懂-Based on VerilogHDL Practical Guide, a book to introduce easy-to-read
<xiaoxiao> 在 2025-01-21 上传 | 大小：3.37mb | 下载：0

[VHDL编程] 11

说明：VHDL语法的支持范围是不一样的，以下程序中的某些语句可能不能运行在所有的软件平台之上，因此程序可能要作一些修改，同时务必注意阅读程序中的注释。以下部分程序为txt格式，请自行另存为vdh后缀的文件。有些EDA软件要求ENTITY的名称和文件名要相同，也请自行修改。 如发现错误请来信指正或在BBS上提出。 -VHDL syntax support is not the same as the scope, the following
<夏巍> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] 22

说明：VHDL语言实现三人表决器控制电路，有优先级自主设定等功能-VHDL language to achieve three of the voting machine control circuit, a priority setting features such as autonomous
<夏巍> 在 2025-01-21 上传 | 大小：1kb | 下载：0

[VHDL编程] ug_lpm_rom

说明：quartus rom的生成 运用matlab生成.mif或.hex文件 载入rom表-quartus rom the use of matlab generated generation. mif or. hex file loading rom Table
<王欣欣> 在 2025-01-21 上传 | 大小：805kb | 下载：0

[VHDL编程] ug_memrom

说明：quartus 与 MATLAB 联合仿真，生成rom表，-Quartus joint simulation with MATLAB to generate rom table,
<王欣欣> 在 2025-01-21 上传 | 大小：1.18mb | 下载：0

[VHDL编程] Modelsim

说明：modelsim 的使用具体方法与步骤 以及与Quartus联合仿真-ModelSim the use of specific methods and procedures, as well as a joint simulation with the Quartus
<王欣欣> 在 2025-01-21 上传 | 大小：232kb | 下载：0

[VHDL编程] modelsimshiyong

说明：modelsim的详细开发和使用过程 适合初级modelsim学员-ModelSim detailed process of development and use of ModelSim for primary students
<王欣欣> 在 2025-01-21 上传 | 大小：494kb | 下载：0

[VHDL编程] yueqvyanzou

说明：基于MUXPLUS2的VHDL程序，实现音乐播放，-MUXPLUS2 the VHDL-based procedures, the realization of music player,
<刘英> 在 2025-01-21 上传 | 大小：25kb | 下载：0

[VHDL编程] AS_FIFO_DESIGN_Verilog

说明：使用Verilog硬件描述语言完成了一个异步FIFO的设计，供相关硬件开发人员参考。-Verilog hardware descr iption language used to complete an asynchronous FIFO design, hardware development for the relevant reference.
<小米> 在 2025-01-21 上传 | 大小：3kb | 下载：0

[VHDL编程] RS_204_188_decoder

说明：使用verilog完成了RS编码的设计，编码参数为输入188，输出204-The use of Verilog coding RS completed the design, coding parameters for the importation of 188, the output 204
<小米> 在 2025-01-21 上传 | 大小：14kb | 下载：0

[VHDL编程] vhdl

说明：着个是一个8051的完整源代码，用VHDL书写。需要的可以看看，很有好处-8051 a month is a complete source code, written using VHDL. Needs can see, it is beneficial to
<myliu> 在 2025-01-21 上传 | 大小：95kb | 下载：0