[VHDL编程] schk

说明：实现8位数据的输入检测功能，如与预先输入的数字相同则输出A，否则输出B-To achieve 8-bit data input detection function, such as with the pre-enter the same number as output A, or output B
<金> 在 2025-04-09 上传 | 大小：45kb | 下载：0

[VHDL编程] vgaFPGA

说明：
<bluefeifei> 在 2025-04-09 上传 | 大小：326kb | 下载：0

[VHDL编程] classic_Verilog_135_examples

说明：Verilog的135个经典设计实例。包含源码和说明-Verilog of 135 examples of classic design. Contains the source and descr iption
<李林> 在 2025-04-09 上传 | 大小：111kb | 下载：0

[VHDL编程] NcVerilog_tutorial

说明：nc verilog 的使用说明和实例，对于实用nc来进行仿真进行了详细说明。-nc verilog instructions and examples for the utility to carry out simulation nc described in detail.
<李林> 在 2025-04-09 上传 | 大小：578kb | 下载：0

[VHDL编程] huffumancoding

说明：
<杨梅> 在 2025-04-09 上传 | 大小：341kb | 下载：0

[VHDL编程] S8_VGA

说明：VGA的verilog hdl 程序，完成显示长条状显示不同颜色-VGA s verilog hdl procedures, completion of a long strip show show different color
<许立宾> 在 2025-04-09 上传 | 大小：487kb | 下载：0

[VHDL编程] multiply

说明：Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真-Verilog hdl language commonly used multiplier design, can use the ModelSim simulation
<许立宾> 在 2025-04-09 上传 | 大小：2kb | 下载：0

[VHDL编程] add

说明：Verilog hdl语言 常用加法器设计，可使用modelsim进行仿真-Verilog hdl language commonly used adder design, can use the ModelSim simulation
<许立宾> 在 2025-04-09 上传 | 大小：2kb | 下载：0

[VHDL编程] divide

说明：Verilog hdl语言的常用除法器设计，可使用modelsim进行仿真-Commonly used languages Verilog hdl divider design, can use the ModelSim simulation
<许立宾> 在 2025-04-09 上传 | 大小：2kb | 下载：0

[VHDL编程] VHDL-Cookbook

说明：全面详细介绍了VHDL，英文版，作者Peter.J.Ashenden-Full details of VHDL, the English version, the author Peter.J.Ashenden
<miyalu> 在 2025-04-09 上传 | 大小：232kb | 下载：0

[VHDL编程] VHDL

说明：VHDl在FPGA上实现浮点运算，给初学者使用-VHDL in FPGA to achieve floating-point operations for beginners
<司马大方> 在 2025-04-09 上传 | 大小：142kb | 下载：0

[VHDL编程] TIMER

说明：数字钟 六位数码管显示，有清零端，采用分层设计方式编写-6 digital tube digital clock showed that zero-side, using hierarchical design approach to the preparation of
<SKY> 在 2025-04-09 上传 | 大小：1kb | 下载：0