[VHDL编程] ffcsr

说明：伪随机序列产生器－filtered 代进位反馈移位寄存器，verilog hdl 原代码。-Pseudo-random sequence generator-filtered on behalf of binary feedback shift register, verilog hdl original code.
<李辛> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] mux

说明：多路选择器是一个多输入，单输出的组合逻辑电路，在算法电路的实现中常用来根据地址码来调度数据。-MUX is a multi-input, single-output combinational logic circuit, in the algorithm used in the realization of circuits to address code in accordance with scheduling data.
<张应辉> 在 2025-01-19 上传 | 大小：117kb | 下载：0

[VHDL编程] paobiao

说明：给出了数字跑表的源代码，设计了分频模块，实现了真实的时间计数，通过这个工程的训练，能更好的了解Quartus II数字电路开发的过程。-Digital stopwatch given the source code, design the sub-frequency module, the realization of the true count of time, through this project the training,
<张应辉> 在 2025-01-19 上传 | 大小：232kb | 下载：0

[VHDL编程] fpga-plus

说明：讲述fpga的幻灯片，很有用的讲解。主要涉及到fpga-plus方面的知识。-FPGA on the slide, very useful to explain. Mainly related to fpga-plus kinds of knowledge.
<xiao yu> 在 2025-01-19 上传 | 大小：1.17mb | 下载：0

[VHDL编程] alu

说明：用VHDL实现8种运算的ALU，带鱼不带符号的加减乘除，与或异或和求反-Use VHDL to achieve the eight kinds of computing ALU, hairtail unsigned addition and subtraction, multiplication and division, with or XOR and seek anti-
<helen> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] a

说明：ADPLL of high level phase locked loop
<bc> 在 2025-01-19 上传 | 大小：1.4mb | 下载：0

[VHDL编程] rs232_rec5

说明：VHDL语言实现的穿行通讯，可实现闭环操作，通讯过程中每个bit位采样3次，保证数据准确。-VHDL language achieved through communication, can realize the closed-loop operation, communication process each bit digital sampling 3 times to ensure accurate data.
<> 在 2025-01-19 上传 | 大小：529kb | 下载：0

[VHDL编程] 111

说明：51单片机设计的电子密码锁 -51 Single-chip design of the electronic code lock
<张明明> 在 2025-01-19 上传 | 大小：11kb | 下载：0

[VHDL编程] pll

说明：收集的数字锁相环设计相关文章多篇.主要采用VHDL语言进行设计.-Collection of digital phase-locked loop design articles related articles. Mainly VHDL design languages.
<gk> 在 2025-01-19 上传 | 大小：9.61mb | 下载：0

[VHDL编程] USB

说明：USB源代码，基于VHDL语言编写，在QuartusII上面已验证其功能-USB source code, based on the VHDL language, verified in QuartusII above its function
<周> 在 2025-01-19 上传 | 大小：5kb | 下载：0

[VHDL编程] divider

说明：该模块为分频器，将1KHZ的时钟频率分频成每分钟一次的时钟频率 事实上，该源码可以实现任意整数的分频，主要让N的值设置好相应的数字-The module for the divider, the clock frequency 1KHz frequency per minute into the first clock frequency In fact, the source can be any integer frequenc
<Tomy Lee> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] DDR_SDRAM_controller

说明：ddr sdram 的vhdl实现，包括各个模块的实现以及仿真文件-ddr sdram realization of VHDL, including the realization of each module as well as the simulation file
<shroy> 在 2025-01-19 上传 | 大小：998kb | 下载：0