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[VHDL编程DDR2_Control

说明:本源码是用FPGA控制DDR2芯片的vhdl源码,并使用了modelsim仿真软件测试代码-The source is the use of FPGA control DDR2 chip vhdl source, and the use of modelsim simulation software test code
<冯鹏飞> 在 2024-11-15 上传 | 大小:12.44mb | 下载:0

[VHDL编程rxtx

说明:简单的 RX TX串口发送接收模块 方便移植-Simple RX TX serial port to send and receive modules to facilitate transplantation
<覃保尧> 在 2024-11-15 上传 | 大小:2kb | 下载:0

[VHDL编程FPGA

说明:主要是从入门到精通对于FPGA的学习,里面有大量的源代码例程,可供初学者学习-Mainly the entry to the master for FPGA learning, there are a large number of source code routines for beginners to learn
<@lijie> 在 2024-11-15 上传 | 大小:49.96mb | 下载:0

[VHDL编程oledv1.2

说明:zedboard OLED显示 verilog程序-Zedboard OLED display verilog program
<胡兴> 在 2024-11-15 上传 | 大小:3.74mb | 下载:0

[VHDL编程spi_verilog_master_slave_latest.tar

说明:该项目从需要具有强大而简单的以VHDL编写的SPI接口核心开始,用于通用的FPGA到设备接口。 所产生的内核产生小而高效的电路,从非常慢的SPI时钟到超过50MHz的SPI时钟。-This project started the need to have robust yet simple SPI interface cores written in VHDL to use in generic FPGA-to-device in
<asdtgg> 在 2024-11-15 上传 | 大小:3kb | 下载:0

[VHDL编程graphicallcd_latest.tar

说明:这个核心用于向图形LCD提供符合叉骨的接口。 目前它支持基于KS0108B控制器的Crystalfontz CFAG12864系列。 -This core is used to provide a wishbone compliant interface to a graphical LCD. Currently it supports the Crystalfontz CFAG12864 family which is based
<asdtgg> 在 2024-11-15 上传 | 大小:11kb | 下载:0

[VHDL编程CRC-generator

说明:提出了一种32位并行和高度流水线的循环冗余码(CRC)发生器。 该设计可以处理5个不同的通道,每个输入速率为2Gbps(总输出吞吐量为5x4Gbps)。 生成的CRC与32位以太网标准兼容。 该电路已经在0.35Micron标准CMOS工艺中使用标准单元实现,其使用Galois Fields的特性,并且被认为是“自由的”IP。-A 32-bit parallel and highly pipelined Cyclic Redu
<asdtgg> 在 2024-11-15 上传 | 大小:439kb | 下载:0

[VHDL编程fast_antilog_latest.tar

说明:运行速度不如我的日志代码:166MHz,对于日志的250MHz。 注册输入会带来。 采取与日志相同的资源。-Doesn t run quite as fast as my Log code: 166MHz, vs. 250MHz for the log. Registering the input would bring that up. Takes about the same resources as the log.
<asdtgg> 在 2024-11-15 上传 | 大小:1kb | 下载:0

[VHDL编程cavlc-decode

说明:兼容ITU-T H.264(05/2003),但它不计算nC和存储TotalCoeff, 你需要在这个核心之外添加一个nc_decoder-Compatible with ITU-T H.264 (05/2003), but it do not calculate nC and store TotalCoeff, you need to add a nC_decoder outside this core
<asdtgg> 在 2024-11-15 上传 | 大小:505kb | 下载:0

[VHDL编程fixed_point_arithmetic

说明:该项目启动以便在verilog中创建定点(Q格式)算术模块-This project was started in order to create fixed point (Q format) arithmetic modules in verilog.
<asdtgg> 在 2024-11-15 上传 | 大小:7kb | 下载:0

[VHDL编程FPGA_USB_Communication

说明:本软件利用USB控制芯片cy7c68013A实现了USB通讯。压缩文件包括在fpga里面编程的vhdl软件-This software uses the USB control chip cy7c68013A to achieve the USB communication. The compressed file include programming in FPGA VHDL software
<kc218> 在 2024-11-15 上传 | 大小:3.06mb | 下载:0

[VHDL编程FirFilterChol

说明:在FPGA利用vhdl实现了32阶FIR滤波器。已经我利用了在几个对象。-In FPGA using VHDL to achieve a 32 order FIR filter. I ve used in many objects.
<kc218> 在 2024-11-15 上传 | 大小:11.63mb | 下载:0
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