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[VHDL编程DPLL

说明:对输入信号实现1.5倍频,输入数字信号频率范围 是1050~1100Hz(不一定是50 占空比的方波,并且输入信号频率可能在1050~1100Hz内缓慢变化,频率变化速率不高于小于10Hz/s),要求输出50 占空比的信号,并且频率是输入的1. 5倍,并能够连续跟踪输入频率的以及相位改变。-The input signal to achieve the 1.5 multiplier, input digital signal frequ
<刘东辉> 在 2024-11-19 上传 | 大小:4kb | 下载:0

[VHDL编程Screen-saver

说明:设计一个屏幕保护程序,对其编译,仿真,下载。 屏幕保护程序具体要求如下: 1. 使用ISE附件中的CORE Generator在块RAM/ROM中存储一幅图像数据,将此模块作为屏幕保护程序的一部分,存储屏幕保护程序中所用的图像。 2. 当启动程序或者按下btn[3]时,图像显示在其初始位置(C1,R1)处,(C1,R1)为图像左上角像素点初始位置。这里,我们设置的初始位置即为左上角坐标(0,0)处。 3. 按下btn[
<刘东辉> 在 2024-11-19 上传 | 大小:5kb | 下载:0

[VHDL编程Synchronous-FIFO

说明:FIFO是英文FIRST-IN-FIRST-OUT的缩写,是一种先进先出的数据缓存器,它与普通存储器的区别是没有外部读写地址线,这样使用起来非常方便,但是缺点是只能顺序读写数据,其数据地址由内部读写指针自动加1完成 FIFO的主要功能是基于对双口RAM的读写控制来完成的,根据双口RAM的数据存储状况产生空满信号。双口RAM指的就是能同时对RAM进行读写操作的RAM存储器 -FIFO is an abbreviation of t
<刘东辉> 在 2024-11-19 上传 | 大小:4kb | 下载:0

[VHDL编程Four-bit-signed-number-division

说明:设计四位定点有符号整数除法器(op=ai÷bi),软件仿真通过后下载到FPGA板子进行验证 [具体要求] 1、 使用clock为输入时钟信号,其频率为50MHz 2、 使用拨码开关sw7~sw4为被除数ai,其中sw7为MSB(高位),sw4为LSB(低位) 3、 使用拨码开关sw3~sw0为除数bi,其中sw3为MSB,sw0为LSB 4、 使用按钮btn<0>作为输入确定信号,在每次改变输入时按下按钮
<刘东辉> 在 2024-11-19 上传 | 大小:4kb | 下载:0

[VHDL编程Spring_2010

说明:魏坤手持开源示波器2010-WeiKun Open Sourse Handheld Oscilloscope Spring 2010
<Elante> 在 2024-11-19 上传 | 大小:1.66mb | 下载:0

[VHDL编程Winter_2010

说明:魏坤手持开源示波器2010冬季版-WeiKun Open Sourse Handheld Oscilloscope winter 2010
<Elante> 在 2024-11-19 上传 | 大小:2.02mb | 下载:0

[VHDL编程Spring_2011

说明:魏坤开源手持示波器2011春季版-WeiKun Open Sourse Handheld Oscilloscope Spring 2011
<Elante> 在 2024-11-19 上传 | 大小:2.85mb | 下载:0

[VHDL编程The-first-edition-oscilloscope

说明:第一版魏坤手持开源示波器-The first edition open sourse handheld oscilloscope
<Elante> 在 2024-11-19 上传 | 大小:248kb | 下载:0

[VHDL编程uart

说明:Atmega 328 UART clone with testbench, cannot be synthesized to gates
<Sam> 在 2024-11-19 上传 | 大小:64kb | 下载:0

[VHDL编程binarytree

说明:Binary tree in system verilog using classes, and automatic function
<Sam> 在 2024-11-19 上传 | 大小:1kb | 下载:0

[VHDL编程Spread-Spectrum-Analyzer

说明:Spread-Spectrum-Analyzer in verilog with testbench
<Sam> 在 2024-11-19 上传 | 大小:477kb | 下载:0

[VHDL编程Verilog-fmq

说明:FPGA驱动蜂鸣器,Verilog语言,蜂鸣器奏乐-FPGA driver buzzer, Verilog language, buzzer music
<刘胜毅> 在 2024-11-19 上传 | 大小:133kb | 下载:0
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