[VHDL编程] 64KAIGUAN

说明：此代码是一分64路开关，通过串口控制具体开关的关断，简单，清晰-This code is a sub 64-way switch, via the serial control switch off specific, simple, clear
<田勇> 在 2024-11-19 上传 | 大小：11.4mb | 下载：0

[VHDL编程] 7duanshumaguan

说明：7段数码管，显示计数器计数的个数，源代码简单，清晰-7-segment display counter counts the number of source code is simple, clear
<田勇> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] uart-verilog

说明：经典rs232串口Verilog源代码，晶振可随意根据具体情况更改，代码风格非常清晰，明了！-Classic rs232 serial Verilog source code, the crystal can be altered depending on the circumstances, the code style is very clear, clear!
<田勇> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] SPI--Verilog

说明：非常好用的spi veilog代码，适合学习，里面的注释及讲解非常精准-Very easy to use spi veilog code, for learning, inside and on the very accurate comments
<田勇> 在 2024-11-19 上传 | 大小：7kb | 下载：0

[VHDL编程] nrf24l01fasong

说明：nrf24l01 Verilog 代码，此代码是采集温度后通过nrf24l01传输出来，另有一对nrf24l01接收，此代码是发送代码-nrf24l01 Verilog code, which is the temperature of the transmission out of the post-acquisition through nrf24l01,
<田勇> 在 2024-11-19 上传 | 大小：14.91mb | 下载：0

[VHDL编程] flappybird

说明：这是我练手时写的一个小游戏，是基于flappybird游戏原理制作的，用硬件完成其功能。主要用Verilog语言完成功能描述，通过ps2键盘的空格键控制飞翔，在VGA上进行显示。本工程已在basys2实验开发板上进行验证，画面略显粗糙，见谅。-This is what I wrote when practiced hand of a little game, is based on the principle of making fla
<wei> 在 2024-11-19 上传 | 大小：2.16mb | 下载：0

[VHDL编程] i2c_ms5611

说明：FPGA实现 I2C 总线读取MS5611气压计的程序-FPGA implementation of the I2C bus to read the MS5611 barometer
<yxs> 在 2024-11-19 上传 | 大小：4kb | 下载：0

[VHDL编程] vip_ex9

说明：本段源码实现功能为从摄像头采集到VGA输出的FPGA代码，内附编译好的工程文件-This segment functions as a collection source implementation the camera to the VGA output of the FPGA code, containing compiled project file
<松> 在 2024-11-19 上传 | 大小：24.93mb | 下载：0

[VHDL编程] h264

说明： This is an example top level module for the H264 submodules. Each implementation will differ at the top level due to differing number of video streams, resolution, and RAM type and interface. This is thus just
<aa> 在 2024-11-19 上传 | 大小：52kb | 下载：0

[VHDL编程] vga_lcd

说明：VGA LCD interface Uses gray codes to move one clock domain to the other. Flags are synchronous to the related clock domain - empty: synchronous to read_clock - full : synchronous to write_clock-VGA LCD in
<aa> 在 2024-11-19 上传 | 大小：46kb | 下载：0

[VHDL编程] e1-framer

说明：e1 fr a mer / de-fr a mer based on itu-t standards state machine using GRAY CODE (or trying to use GRAY CODE
<aa> 在 2024-11-19 上传 | 大小：3kb | 下载：0

[VHDL编程] ddr_sdr

说明：DDR SDRAM Controller Core - has been designed for use in XILINX Virtex II FPGAs - works with DDR SDRAM Device MT46V16M16 without changes - may be easily adapted to any other DDR SDRAM device-DDR SDRAM Controller
<aa> 在 2024-11-19 上传 | 大小：37kb | 下载：0