[VHDL编程] LabTest

说明：介绍了FPGA基本知识，简单使用。里面有非常多的适合小白的设计实验-This paper introduces the basic knowledge, the FPGA is simple to use.There are a lot of suitable for the design of the small white experiment
<李天> 在 2024-11-20 上传 | 大小：4.02mb | 下载：0

[VHDL编程] SPWM

说明：基于FPGA的正弦脉宽调制波vhdl代码，同时输出正弦波与SPWM-Sine pulse width modulation wave VHDL code based on FPGA, at the same time with SPWM output sine wave
<黄文举> 在 2024-11-20 上传 | 大小：1.08mb | 下载：0

[VHDL编程] coder63

说明：基于FPGA的6-3编码器vhdl代码，数码管显示，模块化编程-6-3 encoder based on FPGA VHDL code, and the digital tube display, modular programming
<黄文举> 在 2024-11-20 上传 | 大小：324kb | 下载：0

[VHDL编程] PWM

说明：使用VerilogHDL语言加上IP核产生PWM调制波，占空比和频率可调。-The PWM modulation wave, duty cycle and frequency can be adjusted by using VerilogHDL language and IP kernel..
<gml> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] finalvhdl

说明：这个一个密码锁的程序，在蓝宝石开发板上跑的。预先设置四位密码，如果输入对了就显示正确，如果输入错误连续三次就锁住。-A lock of this program, the development board running sapphire. Four pre-set password, if the input is displayed on the right, if you enter the wrong three times
<应斐然> 在 2024-11-20 上传 | 大小：662kb | 下载：0

[VHDL编程] frequency-demultiplier

说明：电子分频器：有源电路，位于功率放大器之前，将前置音频信号分频后再用各自独立的功率放大器，把每一个音频频段信号给予放大，然后分别送到相应的扬声器单元-Electronic frequency divider: active circuits, in front of the power amplifier, will lead audio signal frequency and then separate the power ampli
<王丽> 在 2024-11-20 上传 | 大小：10kb | 下载：0

[VHDL编程] iic_100k

说明：用verilog HDL语言描述的i2C总线程序-a iic_100k program using a verilog HDL
<谷雨> 在 2024-11-20 上传 | 大小：2kb | 下载：0

[VHDL编程] TimeQuest-diary

说明：关于TimeQuest的时序分析日志，属于时序分析的基础部分，对学习时序分析有很大帮助-a learning diary about TimeQuest analyse
<谷雨> 在 2024-11-20 上传 | 大小：1.13mb | 下载：0

[VHDL编程] fifo_pipeline_booth_multiplier

说明：fifo_pipeline_modified_booth_multiplier一个使用FIFO的Booth乘法器，并且使用了流水线描述方式，本程序给予verilog 语言-fifo_pipeline_modified_booth_multiplier, a booth multiplier using pipeline technology in verilog HDL language
<谷雨> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] pipeline_lut_multiplier

说明：pipeline_lut_multiplier, 一个使用查找表实现的流水线乘法器，本程序使用verilog HDL language 语言编写-pipeline_lut_multiplier ，a multiplier based on look up tablets ,and it is programing in verilog language
<谷雨> 在 2024-11-20 上传 | 大小：5kb | 下载：0

[VHDL编程] pipeline_streamlined_divider

说明：pipeline_streamlined_divider, 一个流水线的除法器，使用Verilog HDL语言编写-pipeline_streamlined_divider， a divider using pipeline technology in verilog HDL language
<谷雨> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] fifo

说明：FIFO FSM Implementation
<mt> 在 2024-11-20 上传 | 大小：1kb | 下载：0