[VHDL编程] 100-FPGA-questions-Download

说明：FPGA经典100问之＜下载验证16问＞。介绍了FPGA在下载验证过程中的常见问题，对FPGA常见配置电路进行了讲解。-FPGA asked the classic 100 < Download verified 16 Q> . FAQ introduced FPGA verification process the download of FPGA configuration circuit common were expla
<> 在 2024-11-20 上传 | 大小：545kb | 下载：0

[VHDL编程] 32mto1m

说明：主要实现将32Mhz的时钟，通过一个触发信号将其分成1Mhz的互补信号，总共十个周期的，十个周期后输出为零-The main achievement of the clock 32Mhz by a trigger signal will be divided into complementary signals 1Mhz, for a total of ten cycles, after ten cycles output is zer
<张轩涛> 在 2024-11-20 上传 | 大小：160kb | 下载：0

[VHDL编程] FPGA

说明：包括密勒码编解码、循环码编解码、FSK和PSK调制解调-Including Miller encoding and decoding, encoding and decoding cycle, FSK and PSK modulation and demodulation
<李飞> 在 2024-11-20 上传 | 大小：249kb | 下载：0

[VHDL编程] 61EDA_C2701

说明：开发环境vhdl FPGA实现的NandFlash控制器（带ECC）文档+源代码-Vhdl FPGA development environment to achieve NandFlash controller (with ECC) document+ source code
<谢小虎> 在 2024-11-20 上传 | 大小：1.51mb | 下载：0

[VHDL编程] sport

说明：基于FPGA的数字秒表，通过按键开始计时，再次按下暂停，按下复位键清零-FPGA-based digital stopwatch, through the button to start timing, press pause again, press the reset button clears
<11> 在 2024-11-20 上传 | 大小：551kb | 下载：0

[VHDL编程] clkdiv

说明：对于fpga的时钟分频，编程方法，简单易懂，赠给各位学习fpga的同志们-For fpga clock frequency division, programming method, and easy to understand, to your learning fpga comrades
<fanbin> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] uart

说明：UART developement in VHDL
<mohamed bouasria> 在 2024-11-20 上传 | 大小：74kb | 下载：0

[VHDL编程] autosell

说明：自动售货机程序，以Verilog三段式描述方法描述有限状态机FSM，编译及输出正常-Vending machine program, describe the method described in Verilog three-finite state machine FSM, compile and output normal
<Tom xue> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Alarm

说明：The aim this project is to implement the functionality of a digital alarm clock on a FPGA. As soon as the FPGA is switched on, the clock starts. The alarm can be set using the dip-switches provided on the FPGA board. Thi
<bkaraca> 在 2024-11-20 上传 | 大小：473kb | 下载：0

[VHDL编程] 16-bit-crc16

说明：16位并行输入输入的CRC16,已验证无错误-16-bit parallel data input crc16, algorithm logic has been verified
<卫斯理> 在 2024-11-20 上传 | 大小：52kb | 下载：0

[VHDL编程] TLC

说明：Vhdl code for traffic light controller
<sanket> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Example4

说明：八位七段数码管动态显示电路设计 使用的是两个四位一体、共阴极七段数码管 学习 VHDL 的 CASE 语句及多层次设计方法-Dynamic eight seven-segment LED display circuit design uses two one four, 7-segment LED common learning CASE statement VHDL design methods and the multi-l
<贺泽伟> 在 2024-11-20 上传 | 大小：3kb | 下载：0