[VHDL编程] Dec_mul

说明：时间同步后即可确定每帧数据的起始位置，这样就能完整的截取下每一帧。但是，数据中还带有频偏信息。在常规的通信系统中，多普勒很小仅仅会带来很小的频偏，但是在大多普勒的情况下，频偏将非常大，20马赫的速度将会带来将近34K的频偏。因此，如何很好的纠正频偏即为本系统的难点。 OFDM中，我们将大于子载波间隔倍数的频偏称为整数倍频偏，而将小于一个子载波间隔的频偏称为小数倍频偏。频偏矫正精度只要能保证小于十分之一倍的子载波间隔，频偏就不会对均衡
<Nico_S> 在 2025-01-31 上传 | 大小：13.74mb | 下载：0

[VHDL编程] edge

说明：fpga边沿中断检测程序，本程序可以用nios II 仿真。-fpga edge interrupt detection procedures, the procedures can be used nios II simulation.
<赵莉> 在 2025-01-31 上传 | 大小：11.15mb | 下载：0

[VHDL编程] rtc

说明：NIOS II下进行RTC实时时钟的开发,比较有难度的知识点： 1. PIO的深度应用； 2. C语言中函数指针的应用； 3. DS1302的驱动编写； 4. C语言中程序的模块化书写方式； -NIOS II development for the next RTC real time clock, have more knowledge of difficulty: . 1 PIO depth
<赵莉> 在 2025-01-31 上传 | 大小：11.27mb | 下载：0

[VHDL编程] int

说明：通过按键中断来进行电平中断实验，本程序可以使用DEBUG模式进行在线调试-To carry out the experiment through the key level interrupt interrupted, the program can use DEBUG mode for online debugging
<赵莉> 在 2025-01-31 上传 | 大小：10.6mb | 下载：0

[VHDL编程] quartus_works_second

说明：基于verilog语言的，FPGA程序，实现频率计与数码管显示功能，转换频率48M，精度1Hz，量程1Hz~9999Hz，有欠频率和超频率提示，精度与量程可随外部设备改变而改变，在EP1C3T100C8上亲测通过-Based verilog language, FPGA procedures to achieve frequency meter with digital display, switching frequency 48M,
<FT_Young> 在 2025-01-31 上传 | 大小：4mb | 下载：0

[VHDL编程] iic

说明：使用的是FPGA单片机 通过IIC总线，对24LC04进行读写实验。写入512btye的数据，前256个数字为0到255，后256个数据为1。然后，将512byte数据读出来并打印。最后，对比数据是否相同，如果有不同，说明读写过程有错误-By using a single-chip FPGA IIC bus read and write on 24LC04 experiments. Write 512btye data, the fir
<赵莉> 在 2025-01-31 上传 | 大小：11.27mb | 下载：0

[VHDL编程] flash

说明： 使用的是FPGA芯片 在NIOS II下进行FLASH实验； 实验内容： 向FLASH中写入100个数，然后再读取并打印出来。 -Using a FPGA chip FLASH experiment conducted under the NIOS II Experiment: The number 100 is written to FLASH, and then read and print
<赵莉> 在 2025-01-31 上传 | 大小：11.16mb | 下载：0

[VHDL编程] QUARTUS_WORK_FORTH

说明：基于verilog语言的，FPGA程序实现电脑与FPGA串口的数字传输，硬件设备为EP1C3T100C8，usb转RS232芯片为FT232BM，-Based verilog language, FPGA program FPGA serial digital transmission of computer and hardware devices to EP1C3T100C8, usb to RS232 chip FT232BM,
<FT_Young> 在 2025-01-31 上传 | 大小：584kb | 下载：0

[VHDL编程] jpeg_encoder

说明：JPEG 编码器IP核，用verilog语言编写，不支持二级采样。-JPEG Encoder IP Core,The core is written in Verilog and is designed to be portable to any target device. This core does not perform subsampling- the resulting JPEG image will have 4:4:4
<jwchen> 在 2025-01-31 上传 | 大小：175kb | 下载：0

[VHDL编程] vhd4

说明：用VHDL语言实现了FIFO_RAM，及先进先出储存器的实现。-Just like
<chlong> 在 2025-01-31 上传 | 大小：175kb | 下载：0

[VHDL编程] third

说明：用VHDL语言实现了一个有符号除法的程序，用移位相减实现。-Just like
<chlong> 在 2025-01-31 上传 | 大小：1.32mb | 下载：0

[VHDL编程] tugas-1

说明：Coding VHDL Substractor adder
<akbar> 在 2025-01-31 上传 | 大小：20kb | 下载：0