[VHDL编程] fm(912)

说明：利用altera的FPGA，采用DDS原理实现FM调试，调试系数可改变，并通过DA变换输出，仿真以及下板测试成功-The use altera FPGA, using the DDS principle to achieve FM debugging, debugging coefficient can be changed through DA conversion output, simulation, and the lower
<luomeigang> 在 2025-01-31 上传 | 大小：3.04mb | 下载：0

[VHDL编程] RGB_TV__dataconverter

说明：TV converter based on EPM3064ATC44, for display digital data, Altera source code, PCAD source files
<prst> 在 2025-01-31 上传 | 大小：1009kb | 下载：0

[VHDL编程] VGA_SYNC

说明：VGA_SYNC is a part of VGA controller, base d on Spartan 3 chip, use for show bar color picture in screen
<yang gao> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[VHDL编程] VGA_SYNC_TB

说明：TB file for text VGA_SYNC
<yang gao> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C

说明：该功能实现了I2C总线 我们实现了主要功能 可以说我们的功能很好-it is project achieves I2C bus
<lyy> 在 2025-01-31 上传 | 大小：501kb | 下载：0

[VHDL编程] select1

说明：我们实现了FIR滤波器，并且做了仿真，这样我们的功能可以为其他程序提供帮助，并且我们的程序还可以方便您的工作-We realize the FIR filter, and do the simulation, so that we can help functions for other programs, and our programs can also facilitate your work
<lyy> 在 2025-01-31 上传 | 大小：1.38mb | 下载：0

[VHDL编程] sysemdesign

说明：利用FPGA对信道传输后的信号进行采样并提取同步锁相的一种实现-The signal channel is sampled and a synchronous phase-locked extraction using FPGA
<zhao chuan> 在 2025-01-31 上传 | 大小：863kb | 下载：0

[VHDL编程] sdram_top

说明：适合初学者的sdram控制器，包含初始化、控制功能、命令写入基本模块，有详细注释。-Sdram controller suitable for beginners, including initialization, control, command writes the basic module, with detailed notes.
<Xin> 在 2025-01-31 上传 | 大小：5kb | 下载：0

[VHDL编程] uart_fifo

说明：带fifo的串口通信verilog设计，该设计为学习uart所用，完成PC端发送至fpga后fpga原数据返回，支持长字符串。-Serial communication with fifo verilog design, which is used to learn uart complete PC sends data back to the original post fpga fpga, support long strings.
<Xin> 在 2025-01-31 上传 | 大小：147kb | 下载：0

[VHDL编程] K4X4

说明：矩阵式的4x4按键扫描，包含VHDL和Verilog两种语言设计的代码，适合初学者。-The 4x4 matrix keypad scanning, including two languages ​ ​ VHDL and Verilog design code, suitable for beginners.
<Xin> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[VHDL编程] mydds2

说明：利用dds产生产生正弦余弦信号的代码，利用的是rom的方式-Generating code using dds sine cosine signal, using the way of rom
<shaojian> 在 2025-01-31 上传 | 大小：1.19mb | 下载：0

[VHDL编程] H.264_verilog

说明：基于verilog的H.264视频压缩技术的源代码，包括verilog源代码，以及仿真波形文件，希望对大家有用-verilog h.264
<wahson> 在 2025-01-31 上传 | 大小：816kb | 下载：0