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[VHDL编程] Verilog_COMPLEXCLOCK-v2013.10.07
说明:电子钟,闹钟,秒表,可调时间,采用6位数码管显示-Electronic clock, alarm clock, stopwatch, adjustable time, the use of six digital tube display<hhxy> 在 2025-04-24 上传 | 大小:1.44mb | 下载:0
[VHDL编程] Verilog_CLOCK-v2013.10.07
说明:六位数码管显示的电子钟,可以调整时间,通过验证-Six digital display electronic clock, you can adjust the time by verifying<hhxy> 在 2025-04-24 上传 | 大小:955kb | 下载:0
[VHDL编程] 3phase_duty_pwm
说明:to generate the pwm with various duty cycle and phases<mahesh> 在 2025-04-24 上传 | 大小:2kb | 下载:0
[VHDL编程] sine_package
说明:Sinusoidal generation package for VHDL programme to use with optimization<mahesh> 在 2025-04-24 上传 | 大小:3kb | 下载:0