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[VHDL编程fdct

说明:反余弦变换编码的verilog算法,经测试通过-Anti-cosine transform Verilog coding algorithm, tested through
<zsb> 在 2024-11-18 上传 | 大小:3kb | 下载:0

[VHDL编程ro_cnt

说明:小型的计数器编码,采用verilog语言,经测试可通过-Small counter coding, the use of Verilog language, have been tested through
<zsb> 在 2024-11-18 上传 | 大小:1kb | 下载:0

[VHDL编程MCU

说明:超声波测距传感器-如何DIY一个属于你的超声波测距传感器。-Ultrasonic Distance Measurement Sensor- How to DIY a part of your ultrasonic range finder.
<吴敏之> 在 2024-11-18 上传 | 大小:20kb | 下载:0

[VHDL编程dctub11

说明:离散余弦变换的变换单元模块,verilog语言实现,并通过功能仿真-Discrete Cosine Transform transform modules, verilog language, and through functional simulation
<zsb> 在 2024-11-18 上传 | 大小:1kb | 下载:0

[VHDL编程16lift2vhdl

说明:这个是16层的电梯控制系统。现在给大家共享下,如果不好。请不要见笑。-This is a 16-story elevator control system. Now for everyone to share, if not good. Please do not stock.
<高建军> 在 2024-11-18 上传 | 大小:2kb | 下载:0

[VHDL编程VGA_1024×768×85

说明:用verilog hdl实现的VGA显示彩条信号,其中包括VGA时序、竖彩条、横彩条、棋盘格-Using verilog hdl realize the VGA display color signals, including VGA timing, vertical color, Wang Cai, the checkerboard lattice
<华磊> 在 2024-11-18 上传 | 大小:440kb | 下载:0

[VHDL编程fsk

说明:
<汪芸> 在 2024-11-18 上传 | 大小:200kb | 下载:0

[VHDL编程modelsim6.0

说明:
<> 在 2024-11-18 上传 | 大小:379kb | 下载:0

[VHDL编程MyCPU16

说明:16位cpu设计VHDL源码,其中包括alu,clock,memory等部分的设计-16 cpu design VHDL source code, including alu, clock, memory and other parts of the design
<孙冰> 在 2024-11-18 上传 | 大小:1.04mb | 下载:0

[VHDL编程texi

说明:出租车计费系统的源码,包括仿真结果,用quartusii调通。-Taxi-source accounting system, including the simulation results, the transfer quartusii pass.
<孙冰> 在 2024-11-18 上传 | 大小:2.74mb | 下载:0

[VHDL编程bdf

说明:8位加法器的实现,仿真通过,并且包括仿真文件,在quartusii7.1下调试通过-8-bit adder realization, through simulation, and includes simulation document, under the debugger through quartusii7.1
<孙冰> 在 2024-11-18 上传 | 大小:314kb | 下载:0

[VHDL编程LAB2

说明:38译码器的设计,使用vhdl设计译码器,可以下载到开发板上看结果-38 decoder design, the use of decoder VHDL design, you can download to watch the outcome of the development board
<孙冰> 在 2024-11-18 上传 | 大小:2.28mb | 下载:0
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