[VHDL编程] paobiao

说明：这主要是一个简单的实现的数字跑表，是我刚开始学FPGA时做的一个小实验-This is mainly a simple digital stopwatch, I just started to learn FPGA to do a little experiment
<白鹏鹏> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] pncode

说明：verilog hdl编写的伪随机序列产生程序；包含测试文件；-Verilog HDL；PN code
<yy> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_rx

说明：用VHDL语言实现的Uart串口通信程序。在xilinx公司FPGA芯片验证过。-Uart serial communication program using VHDL. Validation in xilinx Company FPGA chip.
<窦斌斌> 在 2025-04-23 上传 | 大小：2kb | 下载：0

[VHDL编程] verilogsram

说明：FPGA Verilog HDL 读写SRAM-SRAM FPGA Verilog HDL to read and write
<高飞> 在 2025-04-23 上传 | 大小：83kb | 下载：0

[VHDL编程] digital-clock

说明：CPLD Verilog HDL实现数字钟-CPLD Verilog HDL digital clock
<高飞> 在 2025-04-23 上传 | 大小：93kb | 下载：0

[VHDL编程] toplevel_png

说明：top level for ping pong game on vhdl
<Abdul> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] sacdsvcdsvfs

说明：pong game top level for fpga
<Abdul> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] csvd-d

说明：vhdl implementation of pong
<Abdul> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] m60

说明：数字钟(for DE2 开发板) 1.‘时’、‘分’、‘秒’的十进制数字显示（小时从00～23）计时器。 2. 手动校时、校分、校秒的功能。 3．定时与闹钟功能，能在设定的时间发出闹铃声。 4．进行整点报时。从59分50秒起，每隔2秒钟发出一次低音“嘟”的信号，连续5次，最后一次发出高音“嘀”的信号，此信号结束即达到整点。 5、一个秒表，最低位1 秒、60秒，手动停止，手动重置。 6、一个倒计时，显示小时、
<dai> 在 2025-04-23 上传 | 大小：887kb | 下载：0

[VHDL编程] dwedew

说明：pong impmentation on spartan 3e
<Abdul> 在 2025-04-23 上传 | 大小：1kb | 下载：0

[VHDL编程] simple_fsm_moore_3_always_best

说明：三段式moore FSM状态机源码的标准实现方法-3 section moore FSM source code
<toni> 在 2025-04-23 上传 | 大小：48kb | 下载：0

[VHDL编程] flipflop

说明：flip flop unit designed in vhdl VHDL stands for VHSIC (Very High Speed Integrated Circuits) Hardware Descr iption Language.
<android> 在 2025-04-23 上传 | 大小：25kb | 下载：0