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[VHDL编程] tongyong
说明:通用寄存器组中有1个写入端口,当DRWr=1时,在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。-General-purpose register group has a write port, when DRWr = 1 when the clk rising edge of the clock on the data bus write data DR [1 .. 0] specify the registe<happy_tian> 在 2025-04-24 上传 | 大小:347kb | 下载:0
[VHDL编程] dianzichen
说明:应用VHDL语言编写的电子秤程序,并且使用压力传感器-Applications written in VHDL, electronic scale program, and use the pressure sensor<林泽宇> 在 2025-04-24 上传 | 大小:2kb | 下载:0
[VHDL编程] OneWireMaster
说明:美信onewire总线IP core,带验证激励-MAXIM DS1WM Synthesizable 1-Wire Bus Master IP core.<zhoupang> 在 2025-04-24 上传 | 大小:55kb | 下载:0
[VHDL编程] pci_postcode
说明:Postcode Anzeige für einen CPLD<sinp0915> 在 2025-04-24 上传 | 大小:263kb | 下载:0
[VHDL编程] fifo_config
说明:This the fifo made fot Xilinx, spartan 3-This is the fifo made fot Xilinx, spartan 3<Petr> 在 2025-04-24 上传 | 大小:4kb | 下载:0