[VHDL编程] SignalTapII7.2_LAB

说明：
<xzqjx> 在 2024-11-18 上传 | 大小：2.09mb | 下载：0

[VHDL编程] divider

说明：基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）-Based on the srt-2 algorithm, the use of Verilog to achieve 16-bit unsigned fixed-point divider number (divisor, dividend by 16-bit inte
<刘蒲霞> 在 2024-11-18 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_UART

说明：This Verilog HDL descr iption implements a UART Version 1.1 : Original Creation 2.1 : added comments
<keyoung> 在 2024-11-18 上传 | 大小：3kb | 下载：0

[VHDL编程] AdvancedFPGADesign

说明：国外最新出版的高级VHDL设计指南，内容新，对从事VHDL设计的人员很有帮助，：）。-Abroad, the latest high-level VHDL design of the publication of guidelines, the contents of the new VHDL design of personnel engaged in very helpful:).
<邢进> 在 2024-11-18 上传 | 大小：8.34mb | 下载：0

[VHDL编程] Verilog

说明：给大家一些关于VERILOG方面的学习以及练习的资料 主要是代码 希望大家喜欢-To everyone on the Verilog learning and practice of information is the code hope that everyone likes
<王千源> 在 2024-11-18 上传 | 大小：281kb | 下载：0

[VHDL编程] temperature

说明：基于VHDL控制的DS18B20温度测量程序，精确到小数点后两位，在实验板上通过；-VHDL-based control procedures DS18B20 temperature measurement, accurate to two decimal places, the board adopted in the experiment
<liao> 在 2024-11-18 上传 | 大小：2kb | 下载：0

[VHDL编程] f_adder

说明：用VHDL语言采用串行方法实现用1位全加器实现4位全加器-Using VHDL language using the serial method of using a full adder realize four full adder
<chenli> 在 2024-11-18 上传 | 大小：191kb | 下载：0

[VHDL编程] 030501708

说明：用ＶＨＤＬ来模拟实现钟最终实现数字电子钟的设计，其中要用７段数码管-Use VHDL to simulate the final bell realize realize the design of digital electronic clock, which use 7 digital tube
<chenli> 在 2024-11-18 上传 | 大小：1.11mb | 下载：0

[VHDL编程] 1002016p_Sa_5

说明：用ＶＨＤＬ语言实现８位十进制计数器的设计，计数结果用实验板上8个数码管显示-VHDL language with eight decimal realize the design of counters, counting the results of experiments on-board with 8 digital tube display
<chenli> 在 2024-11-18 上传 | 大小：53kb | 下载：0

[VHDL编程] UART

说明：经典UART程序，通用异步收发器设计的vhdl语言-UART classical procedures, UART VHDL design language
<yu_leo> 在 2024-11-18 上传 | 大小：6kb | 下载：0

[VHDL编程] VHDLexample

说明：VHDL的例子，是我学VHDL以来收集的，那出来共享，想要的下哈-VHDL example is I have learned since the collection of VHDL, and that out of sharing, the next you want to Kazakhstan
<陆见风> 在 2024-11-18 上传 | 大小：32kb | 下载：0

[VHDL编程] DDS_all

说明：这个是相当不错的EDA编程，是电子设计大赛准备期间我引以为自豪的一个，能产生正弦，余弦，方波（可调占空比），三角波，锯齿波以及各种叠加波形，可以自行设置。-The EDA is a very good programming, is the Electronic Design Competition during the preparation I was proud to one capable of producing sine,
<谢飞> 在 2024-11-18 上传 | 大小：2.13mb | 下载：0