[VHDL编程] mul1617

说明：采用verilog RTL级语言，实现了有符号的16位乘17位的乘法器。特点是：采用流水的结构，可以在一个周期内处理完数据。通过QuartusII和Modulesim的功能仿真和时序仿真，并得到正确结果。-Realize the signs of 16 of the 17 patients take on time-multiplier. Features are: the structure of water, can be in a
<李小白> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] EDAhandbook

说明：集成电路设计中EDA电路设计使用教程，学生用-Integrated circuit design in EDA circuit design using the tutorial,for students
<geng> 在 2025-03-04 上传 | 大小：22.13mb | 下载：0

[VHDL编程] counter_up_down

说明：VHDL语言写的可逆计数器，两路输入，可加可减-VHDL language of the reversible counter
<zhangyi> 在 2025-03-04 上传 | 大小：61kb | 下载：0

[VHDL编程] VHDL

说明：VHDL学习的课件，适合初学者学习，需要的可以-VHDL learning courseware, suitable for beginners to learn
<zhangyi> 在 2025-03-04 上传 | 大小：6.06mb | 下载：0

[VHDL编程] VHDL-Programming-By-Examples

说明：some example in VHDL code. maybe useful for everyone
<an> 在 2025-03-04 上传 | 大小：1.27mb | 下载：0

[VHDL编程] FPGA-implementation-of-digital-filters-synthesize

说明：implement digital filter book. very useful.
<an> 在 2025-03-04 上传 | 大小：76kb | 下载：0

[VHDL编程] Verilog-digital-system-design-RTL-synthesis-testb

说明：verilog book. RTL sysnthesis testbech
<an> 在 2025-03-04 上传 | 大小：1.99mb | 下载：0

[VHDL编程] Verilog-HDL---A-Guide-to-Digital-Design-and-Synth

说明：guide to digital design with verilog.
<an> 在 2025-03-04 上传 | 大小：19.58mb | 下载：0

[VHDL编程] DE1_UserManual_v1017

说明：this is a example about coding stype of vhdl
<khanh nguyen van> 在 2025-03-04 上传 | 大小：2.61mb | 下载：0

[VHDL编程] The.Verilog.Hardware.Description.Language.Fifth.E

说明：the verilog language! a very famous book.
<an> 在 2025-03-04 上传 | 大小：6.86mb | 下载：0

[VHDL编程] counter

说明：this source is a counter vhdl project :)
<kossan anna> 在 2025-03-04 上传 | 大小：2kb | 下载：0

[VHDL编程] decoder

说明：this an architecture of a decoder :)-this is an architecture of a decoder :)
<kossan anna> 在 2025-03-04 上传 | 大小：9kb | 下载：0