[VHDL编程] firfilter_da

说明：分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。 实现一个FIR滤波器，基于分布式算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为：
<Eric> 在 2024-11-17 上传 | 大小：1.95mb | 下载：0

[VHDL编程] fsm

说明：检测输入数据中的“10110”序列，并记录检测到的序列的数目，当序列数目大于15时溢出。 输入信号：iclk //输入时钟 rst_ //复位信号 din //输入串行数据 输出信号：[3:0] catch //检测到的序列的数目 overflow //数目大于15 ，溢出 -Detection of input data of
<Eric> 在 2024-11-17 上传 | 大小：6kb | 下载：0

[VHDL编程] MaxplusII123

说明：MaxplusII（中文）快速入门，对学习cpld或者FPGA的有帮助-MaxplusII (Chinese) Quick Start, the CPLD or FPGA-learning has helped
<柱陈> 在 2024-11-17 上传 | 大小：256kb | 下载：0

[VHDL编程] QuartusIIUserGuide

说明：QuartusII用户指南，对于学习Altera公司FPGA的朋友，会有帮助！-QuartusII User s Guide for Learning Altera Corporation FPGA friends, would be helpful!
<王刚> 在 2024-11-17 上传 | 大小：825kb | 下载：0

[VHDL编程] eeprom

说明：eeprom的Verilog HDL源代码，含eeprom的读写！Quartus II5.0平台测试通过！-EEPROM of the Verilog HDL source code, including reading and writing EEPROM! Quartus II5.0 platform test!
<> 在 2024-11-17 上传 | 大小：509kb | 下载：0

[VHDL编程] naozhong

说明：用maxplus仿真　编译通过的．数字闹钟设计，自己定时，到点报警．-Using simulation to compile maxplus adopted. Digital alarm clock design, their timing, counting alarm.
<李志伟> 在 2024-11-17 上传 | 大小：140kb | 下载：0

[VHDL编程] kecheng.doc00

说明：同样是用maxplus仿真的，交通灯设计　这是我门的课程结业设计．也是ＶＨＤＬ编的-The same is maxplus simulation, traffic lights This is my design courses, the design of the door. VHDL is also a series of
<李志伟> 在 2024-11-17 上传 | 大小：60kb | 下载：0

[VHDL编程] a8215

说明：通过用FPGA的 VDHL语言 来实现8251的异步功能 -Through the use of FPGA-VDHL language to realize the asynchronous function 8251
<zj> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：北大微电子学系于敦山老师的课件，介绍Verilog HDL、Cadence Verilog仿真器、可综合的Verilog HDL、设计举例、自动布局布线工具、Verilog的词汇约定等内容-Department of Microelectronics, Peking University in the teacher s courseware mts on Verilog HDL, Cadence Verilog simulator c
<唐进> 在 2024-11-17 上传 | 大小：1.48mb | 下载：0

[VHDL编程] Door_Control

说明：自动门控制的Verilog程序，可以下载到FPGA上运行，实现对门开门、关门的自动控制。-Verilog automatic door control procedures, can be downloaded to the FPGA to run, realize door open the door, close the automatic control.
<魏松> 在 2024-11-17 上传 | 大小：85kb | 下载：0

[VHDL编程] Rate_Adjust

说明：VerilogHDL开发，可以下载到FPGA上运行，实现波特率的匹配。-VerilogHDL development, can be downloaded to the FPGA to run, realize the matching baud rate.
<魏松> 在 2024-11-17 上传 | 大小：86kb | 下载：0

[VHDL编程] cf_vhdl

说明：CF VHDL The CF+ design was designed using the timing diagrams of the Compact Flash specification rev. 1.4, Analog Devices ADSP-218xN DSP Microcomputer specification, and the Intel StrataFlash Memory 28F320J3 specificat
<gbh> 在 2024-11-17 上传 | 大小：684kb | 下载：0