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[VHDL编程] ControlCell
说明:verilog 实现的 jtag TAP , 转自 opencore.com, 已通过验证-Verilog realize the jtag TAP, carried opencore.com, has passed validation<hegs> 在 2024-11-17 上传 | 大小:1kb | 下载:0
[VHDL编程] OutputCell
说明:verilog 实现的 jtag TAP , 转自 opencore.com, 已通过验证<hegs> 在 2024-11-17 上传 | 大小:1kb | 下载:0
[VHDL编程] aes_core.tar
说明:AES的Verilog实现,用于加密的算法硬件实现!-AES realize the Verilog for hardware implementation of encryption algorithms!<刘志刚> 在 2024-11-17 上传 | 大小:68kb | 下载:0