[VHDL编程] Verification_of_UART

说明：使用Systemverilog语言对UART进行验证，其中UART代码为verilog语言-Use Systemverilog language UART to verify which code for verilog language UART
<张三> 在 2025-04-17 上传 | 大小：4kb | 下载：0

[VHDL编程] connect_vhd

说明：本程序的功能为检测输入信号范围是否在限定范围内，经ad转换器输入，经fpga芯片的Virtex4芯片输出来判断结果。-The functionality of the program for the detection of input signal range is within the limits, the ad converter input, the output fpga chip Virtex4 chip to deter
<huan> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] RC6-block-cipher-using-VHDL

说明：VHDL implementation of RC6 encryption algorithm Test file represent applying all zero input and all zero key note that result is correct but bytes positions are swapped
<waleed> 在 2025-04-17 上传 | 大小：54kb | 下载：0

[VHDL编程] HASH-code-implementation-using-VHDL

说明：implementation for Secure Hash Algorithm 1 SHA-1 in vhdl language contain no test file.
<waleed> 在 2025-04-17 上传 | 大小：14kb | 下载：0

[VHDL编程] Part-1-DWT-haar-using-VHDL

说明：Part 1 implementation of Discrete wavelet transform in VHDL language Haar Filter
<waleed> 在 2025-04-17 上传 | 大小：17kb | 下载：0

[VHDL编程] Part-2-DWT-haar-using-VHDL

说明：Part 2 testbench for Discrete wavelet transfrom implementation in VHDL language Haar Filter
<waleed> 在 2025-04-17 上传 | 大小：13kb | 下载：0

[VHDL编程] VHDL-Design-lab-presentation

说明：Presentation introduction to VHDL language and some useful experiments
<waleed> 在 2025-04-17 上传 | 大小：1.79mb | 下载：0

[VHDL编程] DESIGNS-WITH-VHDL

说明：Lab sheet for VHDL language contain six different experiments 1 introduction to vhdl 2 data flow modelling 3 sequential modelling 4 structural modelling
<waleed> 在 2025-04-17 上传 | 大小：409kb | 下载：0

[VHDL编程] vhdl-simple-computer

说明：implementation of simple computer (alu, shared bus, register, input and output)in VHDL language and an example of assembly code is present with complete descr iption
<waleed> 在 2025-04-17 上传 | 大小：967kb | 下载：0

[VHDL编程] Automatic-washing-machine-controller

说明：全自动洗衣机的控制器。 1.洗衣机的工作步骤为洗衣、漂洗和脱水三个过程，工作时间分别为：洗涤10秒，漂洗5秒，脱水5秒； 2.用一个按键实现洗衣程序的手动选择：A、单洗涤；B、单漂洗；C、单脱水；D、漂洗和脱水；E、洗涤、漂洗和脱水全过程； 3.用显示器件显示洗衣机的工作状态（洗衣、漂洗和脱水），并倒计时显示每个状态的工作时间，全部过程结束后，应提示使用者； 4.用一个按键实现暂停洗衣和继续洗衣的控制，暂停后继续洗衣应
<宋月丽> 在 2025-04-17 上传 | 大小：110kb | 下载：0

[VHDL编程] Quartus-II

说明： Quartus II 使用方法,叫你如何使用Quartus创建verilog hdl文件，很好很强大-Quartus II, that you use methods how to use Quartus create verilog HDL files, was very, very powerful
<ytc> 在 2025-04-17 上传 | 大小：409kb | 下载：0

[VHDL编程] fifo

说明：Verilog HDL实现复杂逻辑设计FIFO-Verilog HDL to achieve FIFO
<开山刀> 在 2025-04-17 上传 | 大小：1kb | 下载：0