[VHDL编程] SensorIF

说明：Hi This Xilinx File-Hi This is Xilinx File
<park/+> 在 2025-04-17 上传 | 大小：3kb | 下载：0

[VHDL编程] IS_7985MA_INX56_080825_F

说明：This File Mstar Processer -This is File Mstar Processer
<park/+> 在 2025-04-17 上传 | 大小：1.84mb | 下载：0

[VHDL编程] SPI_interface(VHDL)

说明：SPI接口模块源代码（VHDL）语言，经过产品应用测试。-SPI interface module source code (VHDL language), after product application testing.
<Field> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] PSP

说明：基于FPGA的TFT液晶驱动控制器设计源代码-FPGA-based TFT LCD driver controller source code
<chenyou> 在 2025-04-17 上传 | 大小：851kb | 下载：0

[VHDL编程] vhdl-vga

说明：VGA 用FPGA驱动VGA显示器并控制部分及横条、竖棋盘格-VGA monitor with a VGA driver and control the FPGA part and the bar, vertical checkerboard
<杨宇> 在 2025-04-17 上传 | 大小：1kb | 下载：0

[VHDL编程] design-of-ahptoapb-bridge

说明：design of ahb2apb bridge using xilinx ISE
<ayush> 在 2025-04-17 上传 | 大小：200kb | 下载：0

[VHDL编程] I2C_Interface(VHDL)

说明：I2C总线接口FPGA的实现代码，全部为VHDL语言源码文件，内附设计实用说明文档。-I2C bus interface FPGA implementation of the code, all source files for the VHDL language, included the design and practical documentation.
<Field> 在 2025-04-17 上传 | 大小：58kb | 下载：0

[VHDL编程] uart_vhdl_verilog

说明：串口FPGA的实现源码，VHDL和Verlog两种语言源代码。-UART FPGA implementation source code, VHDL and Verlog two languages source code .
<Field> 在 2025-04-17 上传 | 大小：287kb | 下载：0

[VHDL编程] Example-8-2

说明：Verilog延时建模设计 Example-8-2目录下为设计工程子目录，目录中包含以下内容。 1. Blocking_LHS_Delay：阻塞赋值左式延时。 2. Blocking_RHS_Delay：阻塞赋值右式延时。 3. NonBlocking_LHS_Delay：非阻塞赋值左式延时。 4. NonBlocking_RHS_Delay：非阻塞赋值右式延时。 -Delay Modeling Verilog
<林立> 在 2025-04-17 上传 | 大小：7kb | 下载：0

[VHDL编程] cpu

说明：一个简单的CPU设计，支持add，sub，mvi，mv四条指令，用Verilog语言编写，在Quratus II上编译通过，仿真正确。-A simple CPU design, support add, sub, mvi, mv four instructions, with the Verilog language, compiled by the Quratus II, the simulation is correct.
<姜涛> 在 2025-04-17 上传 | 大小：910kb | 下载：0

[VHDL编程] Example-4-16

说明：串并转换建模 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现-Modeling serial data stream and convert the realization of string and convert many
<林立> 在 2025-04-17 上传 | 大小：17kb | 下载：0

[VHDL编程] Example-4-8

说明：always模块的敏感表为电平敏感信号的组合逻辑电路 这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。在always模块中可以使用if…else…、case、 for循环等各种RTL关键字结构 assign等语句描述的组合逻辑电路 这种形式的组合逻辑电路适用于
<林立> 在 2025-04-17 上传 | 大小：41kb | 下载：0