[VHDL编程] song

说明：当在CLK12MHZ输入12MH，在clk4hz输入4hz时，扬声器就会播放第一首《一生有你》，再经过按键1和按键2，可以选择其他三首歌曲，例如《隐形的翅膀》等 同时有个led显示高音调，一个数码管显示播放时的第几音调，一个数码管显示此刻播放第几首歌曲-When CLK12MHZ input 12MH, in clk4hz input 4hz, the speaker will play the first song, "
<钟祥> 在 2025-03-19 上传 | 大小：365kb | 下载：0

[VHDL编程] 9.59

说明：实现9分59秒的记时功能 当输入1Hz的脉冲时，且START置1时，能正常记时，当将RESET置1时，可以实现复位功能 当将STOP置1时，可以停止记时，记时的能记到9分59秒-9 minutes and 59 seconds to achieve when the mind functions when the input pulse 1Hz, and START is set to 1, to normal mind, an
<钟祥> 在 2025-03-19 上传 | 大小：15kb | 下载：0

[VHDL编程] runhouse

说明：vhdl实现跑马灯的功能，(*^__^*) -vhdl function ,(*^__^*) achieve Marquee hee hee ... ...
<钟祥> 在 2025-03-19 上传 | 大小：1013kb | 下载：0

[VHDL编程] watch

说明：本文件为电子设计而开发的多功能数字钟VHDL语言完整源代码 --该数字钟实现的功能有时间，秒表，闹钟，年月日的显示设置等 -This document is multi-functional electronic design and development of a complete VHDL, digital clock source code- the digital clock function can be achie
<钟祥> 在 2025-03-19 上传 | 大小：514kb | 下载：0

[VHDL编程] 17jieFIR

说明：17阶FIR滤波器VHDL代码及说明文档-17-order FIR filter VHDL code and documentation
<钟祥> 在 2025-03-19 上传 | 大小：705kb | 下载：0

[VHDL编程] PXI_Module_Description

说明：PXI Module Descr iptionFile Specification PCI eXtensions for Instrumentation An Implementation of PXI Module Descr iption File Specification Rev. 1.0 9/25/2003 PXI-4 Revision 1.0
<li_yonghao> 在 2025-03-19 上传 | 大小：192kb | 下载：0

[VHDL编程] AT89C51PMAX7219pinlvji-

说明：实现的是一个频率计的功能，源代码中分4各模块，各自实现自己的功能 最后综合起来实现频率计的功能-Implementation is a function of frequency meter, the source code of each module carve 4, each of the last to realize their functions together to achieve the function of fre
<龙德勇> 在 2025-03-19 上传 | 大小：738kb | 下载：0

[VHDL编程] aclock

说明：一个verilog的经典实例,即智能化的数字钟-an example of verilog,a clock
<魏颖> 在 2025-03-19 上传 | 大小：4kb | 下载：0

[VHDL编程] FPGA

说明：ＦＰＧＡ学习资料　认真学习　　一定要好好学习-FPGA learning materials have to learn to seriously study
<zhqsh> 在 2025-03-19 上传 | 大小：310kb | 下载：0

[VHDL编程] Six-phase-Motor-Based-on-DSP

说明：设计了六相感应电机的控还原 制平台的硬件结构及其各个组成部分,控制平台结构主要由DSP控制系统和主驱动电路系统以及检测电路系统组成。控制系统采用TI公司的TMS320F2812快速DSP控制芯片。 -This paper designs the hardware structure of the six-phase motor control system and introduces every component.
<王丽梅> 在 2025-03-19 上传 | 大小：305kb | 下载：0

[VHDL编程] USB_SLAVE_700AN_RD

说明：基于verilog 代码的USB2.0同步FIFO读代码-USB2.0 syn FIFO read
<austin> 在 2025-03-19 上传 | 大小：1kb | 下载：0

[VHDL编程] USB_SLAVE_700AN

说明：基于verilog的USB2.0同步写操作代码-usb2.0syn write code
<austin> 在 2025-03-19 上传 | 大小：1kb | 下载：0