[VHDL编程] Lab6

说明：采用ISE10.1，VHDL语言数字时钟的设计，压缩包为源程序代码-By ISE10.1, VHDL language digital clock design, source code for the compressed
<sophie> 在 2025-02-25 上传 | 大小：471kb | 下载：0

[VHDL编程] counter

说明：用VHDL语言编写COUNTER-FPGA VHDL COUNTER
<CG> 在 2025-02-25 上传 | 大小：111kb | 下载：0

[VHDL编程] reference

说明：自己做IC课程设计的成果，用Verilog语言进行编写的。 主要是基于IEEE802.3的交织和解交织。中间可能有在解交织的时候，信号有一些移位，最初编写的时候自己没有发现，注意用的时候改正下。 还有是一些的实际项目中的代码，很具有参考价值-These are our IC design curriculum outcome, written with Verilog language. It is mainly abou
<gy> 在 2025-02-25 上传 | 大小：652kb | 下载：0

[VHDL编程] de2sound

说明：这个设计结合音频输入从麦克风和线路信号和输出结果线输出信号。麦克风连接话筒端口、音源线在端口,扬声器/耳机线端口。-This design combines audio input from the microphone and line in signals and outputs the result to the line out signal. Connect a microphone to the MIC port, an a
<胡伟> 在 2025-02-25 上传 | 大小：103kb | 下载：0

[VHDL编程] AtmelFPGAPwm

说明：atmel fpga pwm implimentation docs
<rebiha> 在 2025-02-25 上传 | 大小：144kb | 下载：0

[VHDL编程] AD7864

说明：AD7864控制逻辑。Verilog语言编写。-AD7864 control logic. Verilog language.
<zhangwei> 在 2025-02-25 上传 | 大小：14kb | 下载：0

[VHDL编程] logic

说明：多通道扫描AD控制逻辑。Verilog语言编写-AD control logic multi-channel scanning
<zhangwei> 在 2025-02-25 上传 | 大小：125kb | 下载：0

[VHDL编程] ADset

说明：AD9222接收指令逻辑。（Verilog语言）-AD9222 to receive instruction logic. (Verilog language)
<zhangwei> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] DDS_Set

说明：AD9852，DDS芯片接收数据逻辑。（Verilog语言）-AD9852, DDS chips receive data logic. (Verilog language)
<zhangwei> 在 2025-02-25 上传 | 大小：1kb | 下载：0

[VHDL编程] coef_reload91

说明：Altera 的系数可重载的滤波器代码，来自其官方网站-Altera filter coefficients can be overloaded code, from its official website
<ooakk> 在 2025-02-25 上传 | 大小：94kb | 下载：0

[VHDL编程] shuzizhong

说明：实现简易的数字钟信号，由11个部分组成，顶层文件是数字钟。-To achieve a simple digital clock signal, by 11 parts, the top-level file is a digital clock.
<gdfrg> 在 2025-02-25 上传 | 大小：1.75mb | 下载：0

[VHDL编程] fifo89

说明：先进先出FIFO缓冲器，8位字宽，9位字深，很简易的缓冲器。-FIFO FIFO buffer, 8-bit word wide, 9-bit words deep, very simple buffers.
<gdfrg> 在 2025-02-25 上传 | 大小：263kb | 下载：0