[VHDL编程] DCFQ

说明：经典触发器，对初学者会非常有用的，希望可以多交流下。-classic triggers for beginners will be very useful and hope more exchanges under.
<小令> 在 2024-11-14 上传 | 大小：109kb | 下载：0

[VHDL编程] ASYfifo

说明：这是FIFO程序，开发工具是ISE或QUartus。-procedures, development tools or QUartus ISE.
<黄德勇> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] cdkz

说明：
<george> 在 2024-11-14 上传 | 大小：1kb | 下载：0

[VHDL编程] zlqdq

说明：vhdl编写的智力抢答器程序，比较简单，仅供参考-vhdl prepared by the intelligence Responder procedure is relatively simple, for information purposes only
<george> 在 2024-11-14 上传 | 大小：2kb | 下载：0

[VHDL编程] led_decode

说明：用veilog HDL编的七段译码显示电路。自己做的第一个此类程序，编译仿真通过，感觉不错-veilog HDL series with paragraph 107 of the decoder show circuit. I have done the first such procedure, compile through simulation, feeling good
<孙忠诚> 在 2024-11-14 上传 | 大小：2kb | 下载：0

[VHDL编程] count_usebasketball

说明：一个小程序，用Veilog HDL编写的，可以用于篮球比赛的倒计时牌，已在max-plusII上仿真通过。-a small program, prepared by the Veilog HDL, can be used for the basketball game countdown. have max-plusII on through simulation.
<孙忠诚> 在 2024-11-14 上传 | 大小：2kb | 下载：0

[VHDL编程] risc_spm

说明：advanced digital design with the verilog hdl-advanced digital design with the verilog h dl
<zhenglao> 在 2024-11-14 上传 | 大小：4kb | 下载：0

[VHDL编程] usb_cpld_code

说明：usb_cpld_code.zip usbjtag - Variations on the implementation of a USB JTAG adapter.-usb_cpld_code.zip usbjtag-o Variations n the implementation of a USB JTAG adapter.
<david> 在 2024-11-14 上传 | 大小：26kb | 下载：0

[VHDL编程] CSpeed

说明：采集电压 用研华6220板卡采集电压值 实时显示 电压变化-Acquisition voltage with Advantech 6220 Card Collecting real-time display voltage voltage changes
<璐瑶> 在 2024-11-14 上传 | 大小：145kb | 下载：0

[VHDL编程] VHDL_TIMESET

说明：本专题之研究，为使用硬件描述语言VHDL规划成自己所需要的硬件控制电路，配合上FPGA可程序化硬件设备中的相关模组，而发展出一套数位电子钟之控制器实现。-study of the topic, for the use of VHDL hardware descr iption language into their planning the necessary hardware control circuit, coupled with
<王浩> 在 2024-11-14 上传 | 大小：26kb | 下载：0

[VHDL编程] PUKverilogPPT1-9PAGE

说明：我收藏的北京大学的verilog的PPT,希望对大家有用,这是1-9章,随后上传剩下的-collection of the Beijing University verilog the PPT, a member of the useful, which is 1-9 chapter Subsequently the remaining Upload
<万毅> 在 2024-11-14 上传 | 大小：614kb | 下载：0

[VHDL编程] add_16_pipe

说明：16位加法器的流水线计算,verilog代码，用于FPGA平台。-16 pipelined adder, verilog code for the FPGA platform.
<qjyong> 在 2024-11-14 上传 | 大小：1kb | 下载：0