[VHDL编程] auk_sdsdi

说明：用于FPGA设计的代码（Verilog代码），在FPGA设计中的高速串并转换，时钟提取，对齐处理等功能-for FPGA design ,written by Verilog HDL the functions include SERDES , CDR and so on
<龙珠> 在 2025-02-05 上传 | 大小：224kb | 下载：0

[VHDL编程] bitsyn

说明：在ＦＰＧＡ设计中，当接收的数据需要用数据中提取时钟的时候，需要进行同步处理，该文章详细介绍了数据同步处理的过程-In the FPGA design, when the received data need to extract the clock when the data needs to be synchronized, the article introduced in detail the process of data sy
<龙珠> 在 2025-02-05 上传 | 大小：64kb | 下载：0

[VHDL编程] FIFO

说明：完整的FIFO完整源代码，通过仿真 完整的FIFO完整源代码，通过仿真 -Complete FIFO full source code, through the simulation of the complete FIFO full source code, through the simulation of
<culun> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] FFT_verilog

说明：verilog实现的FFT变换，经硬件测试其功能与Altera的FFT IP核相近-verilog implementation FFT transform, through hardware, test its functionality with Altera' s FFT IP core similar to
<culun> 在 2025-02-05 上传 | 大小：604kb | 下载：1

[VHDL编程] VHDL_butterfly

说明：vhdl编写的蝶形算法程序,供大家参考~~~可用于fft的实现-vhdl butterfly algorithm written procedures for your reference ~ ~ ~ can be used for the realization of fft
<culun> 在 2025-02-05 上传 | 大小：3kb | 下载：0

[VHDL编程] lunwen

说明：潘明海　刘英哲　于维双 (论文) 中文摘要： 本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法，简化了部分积符号扩展，使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计，并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为
<culun> 在 2025-02-05 上传 | 大小：125kb | 下载：0

[VHDL编程] ynplify

说明：详细介绍了syplify工具使用及其注意事项，对FPGA开发者很有帮助。-Described in detail syplify tool use and its attention to matters of the FPGA developers helpful.
<xuxiaoqing> 在 2025-02-05 上传 | 大小：4.29mb | 下载：0

[VHDL编程] DDCA_HDL_Examples

说明：mpis-CPU的VHDL语言设计，也包含了很多课件和例子。-MPIS-CPU
<xiao ma> 在 2025-02-05 上传 | 大小：46kb | 下载：0

[VHDL编程] mips

说明：实现了一个简单的微处理器的功能,l里面有累加器，加法器，寄存器-adgfdhgjjj jdhjhgdkhgjhgjhgkjhgkgkh
<leixueyan> 在 2025-02-05 上传 | 大小：1.01mb | 下载：0

[VHDL编程] FLASHROM

说明：利用Verilog通过JTAG口对FPGA（AP030）的 flashrom编程-JTAG port through the use of Verilog for FPGA (AP030) in flashrom Programming
<赵丹> 在 2025-02-05 上传 | 大小：4kb | 下载：0

[VHDL编程] example1

说明：本例程属于独立实验，主要是让大家熟悉一下VHDL 语言基本语法，这是比较简单的 程序了。实现一个将时钟信号clk 十分频的功能，可以通过波形仿真来看效果。 波形仿真的过程可以参考视频“波形仿真.exe”文件，有比较详细的操作方法。其实 在例程的项目中已经包含了波形仿真文件，大家可以直接仿真，观察结果。 -This routine is an independent experiment is designed to
<汤化锋> 在 2025-02-05 上传 | 大小：23kb | 下载：0

[VHDL编程] example2

说明：状态机一般分为三种类型： Moore 型状态机：次态=f(现状，输入)，输出=f （现状）； Mealy 型状态机：次态=f(现状，输入)，输出=f （现状，输入）； 混合型状态机。 -State machine is generally divided into three types: Moore-type state machine: sub-state = f (the status quo, input
<汤化锋> 在 2025-02-05 上传 | 大小：25kb | 下载：0