[VHDL编程] vga

说明：
<xiaxia> 在 2025-02-03 上传 | 大小：400kb | 下载：0

[VHDL编程] DigitalDesignwithCPLDandVHDL

说明：Digital Design with CPLD and VHLD ebook worht downloading-Digital Design with CPLD and VHLD ebook worht downloading
<Ravi Chawda> 在 2025-02-03 上传 | 大小：7.04mb | 下载：0

[VHDL编程] Sn_Quartus

说明：Frequency synthesizer VHDL
<amgcraft74> 在 2025-02-03 上传 | 大小：119kb | 下载：0

[VHDL编程] sim

说明：通用的循环码编码器和（7,4）循环码译码器。采用VERILOG HDL编写，通过硬件验证。需使用modelsim 5.6仿真-Common cyclic code encoder and (7,4) cyclic code decoder. VERILOG HDL preparation used by the hardware verification. Need to use simulation modelsim 5.6
<来来> 在 2025-02-03 上传 | 大小：33kb | 下载：0

[VHDL编程] DE2_70_TV

说明：--- --- --- -Verilog--- --- ---- This design converts DVD video into a format suitable for display on a CRT/LCD monitor. A DVD video source, such as a DVD player, should be connected to the VIDEO IN port on the DE2-70
<Sami> 在 2025-02-03 上传 | 大小：165kb | 下载：0

[VHDL编程] Xilinx_XUP_V2P

说明：Please read your package and describe it at least 40 bytes in English.
<manoj> 在 2025-02-03 上传 | 大小：7kb | 下载：0

[VHDL编程] exemple_fifo_GradHori

说明：example filtre, fr a mer-example filtre, fr a mer..
<Sami> 在 2025-02-03 上传 | 大小：12kb | 下载：0

[VHDL编程] Multiplier

说明：4 bit multiplier written in behavioral VHDL, using logic gate logic. inputs are A and B (4 bit each) and output is C (8 bits).
<avi> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] CoreI2C

说明：CoreI2C实验的源代码-Experimental CoreI2C source code. . . . . . . . . . .
<王石泉> 在 2025-02-03 上传 | 大小：4.85mb | 下载：0

[VHDL编程] mux4x1

说明：mux 4x1 with 2 control inputs, written in VHDL using 3 mathods: Logic gates, if, case. the fastest model is the one implemented with the case code.
<avi> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] 4bitMultiplier

说明：4 bit multiplier implemented with behavioral VHDL code. in addition a visio shceme is attached along with a jpg copy for thoese fho dont have visio.
<avi> 在 2025-02-03 上传 | 大小：133kb | 下载：0

[VHDL编程] Ripple_Counter

说明：Ripple carry counter with 4 bit resolution implemented in behavioral VHDL. attaches as well is a jpg with the logic gates bock diagram. this is an asinchronous design.
<avi> 在 2025-02-03 上传 | 大小：12kb | 下载：0