资源列表
[VHDL编程] double_subc
说明：Verilog 下 16位除法算法程序，高精度，固定17个时钟周期-Verilog under 16 division algorithm procedures, high-precision, fixed in 17 clock cycles<huangyongbing> 在 2025-01-25 上传 | 大小：143kb | 下载：0
[VHDL编程] lai_PWM
说明：FPGA下PWM的Verilog 源码，含目标程序，可直接下载使用，可用在电机控制中-FPGA in Verilog source code under the PWM, including the target program, can be directly downloaded to use, can be used in motor control in<huangyongbing> 在 2025-01-25 上传 | 大小：847kb | 下载：0
[VHDL编程] svc_timer33ms
说明：Verilog 下脉冲发生器的源代码，可用于模拟三相交流电过零点，主要用于调试一些类似SVC（无功补偿）控制器的一些算法-Pulse generator under the Verilog source code, can be used to simulate three-phase alternating current zero-crossing point, mainly for debugging similar SVC (r<huangyongbing> 在 2025-01-25 上传 | 大小：746kb | 下载：0
[VHDL编程] Segment2
说明：ep2c5 实现 段寄存器 verilog语言，quartus 2 仿真-the realization of paragraph ep2c5 register verilog language, quartus 2 Simulation<lizhuodong> 在 2025-01-25 上传 | 大小：367kb | 下载：0
[VHDL编程] BaseGate
说明：ep2c5 实现 逻辑门 verilog语言，quartus 2 仿真-ep2c5 the realization of logic gates verilog language, quartus 2 Simulation<lizhuodong> 在 2025-01-25 上传 | 大小：313kb | 下载：0
[VHDL编程] Timer
说明：ep2c5 实现 定时器 verilog语言，quartus 2 仿真-verilog language to achieve ep2c5 timer, quartus 2 Simulation<lizhuodong> 在 2025-01-25 上传 | 大小：486kb | 下载：0
[VHDL编程] VHDLclassicdesign
说明：VHDL经典设计，值得参考。压缩包里面文件直接用记事本打开即可。-VHDL design classic, it is also useful.<gt> 在 2025-01-25 上传 | 大小：36kb | 下载：0
[VHDL编程] 100vhdl-example
说明：VHDL的源码100例，包括加法、减法、存储、触发等，是初学者、开发人员的必备手册-VHDL source code of the 100 cases, including the addition, subtraction, storage, trigger and so on, is for beginners, developers must Manual<王菲> 在 2025-01-25 上传 | 大小：2.08mb | 下载：0
[VHDL编程] xunhuandeng
说明：在spartan－3e上利用八个led实现流水灯效果-Spartan-3e in the use of eight led lights to achieve the effect of flowing water<唐江洲> 在 2025-01-25 上传 | 大小：5kb | 下载：0