[VHDL编程] clock

说明：用vhdl设计实现的多功能电子钟，可有日历，闹钟，修改等多种功能-With VHDL Design and Implementation of the multi-functional electronic bell, can have a calendar, alarm clock, to amend a variety of functions such as
<fana> 在 2024-11-20 上传 | 大小：1.45mb | 下载：0

[VHDL编程] ADControl

说明：此程序为Verilog控制ADC的全部程序，已检验可以应用-This procedure for the Verilog control ADC all procedures can be applied to test
<Johonson> 在 2024-11-20 上传 | 大小：137kb | 下载：0

[VHDL编程] FPGAreleaseDDS

说明：FPGA实现 DDS_讲的非常详细,师兄的一片论文-FPGA realize DDS_ talked about in great detail, of a senior thesis
<ticklay> 在 2024-11-20 上传 | 大小：59kb | 下载：0

[VHDL编程] ledwater

说明：FPGA跑马灯程序,基于CPLD1270开发板的运用程序-Marquee program FPGA-based development board CPLD1270 the use of procedures
<方斌> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ADCtest

说明：利用Verilog HDL对AD7705进行控制ADC采样，实验室师兄的-Using Verilog HDL to the AD7705 control ADC sampling, laboratory师兄the
<ticklay> 在 2024-11-20 上传 | 大小：576kb | 下载：0

[VHDL编程] EMIFXilinxFPGATIDSP

说明：通过EMIF连接fpga与dsp的代码-Through the EMIF connection FPGA code with dsp
<> 在 2024-11-20 上传 | 大小：654kb | 下载：0

[VHDL编程] caijika

说明：基于FPGA的图像采集卡的设计与相关说明-FPGA-based design of fr a me grabbers and related note
<> 在 2024-11-20 上传 | 大小：146kb | 下载：0

[VHDL编程] test

说明：几个fpga竞赛的设计例-Several Example FPGA design contest
<> 在 2024-11-20 上传 | 大小：1.66mb | 下载：0

[VHDL编程] vhdl_design

说明：数字电子钟设计完整设计，包括原理介绍，程序设计，波形仿真-Design a complete digital electronic clock design, including the principle of introduction, program design, waveform simulation
<Daili> 在 2024-11-20 上传 | 大小：145kb | 下载：0

[VHDL编程] myDPll

说明：本人写的数字锁相环，有模拟数据，学习锁相环很好的材料。参考书“数字锁相环路原理与应用”编写。-I write the digital phase-locked loop, have simulated data, a good phase-locked loop learning materials. Reference book
<杨广> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] DCT

说明：altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序，已经过matlab 和modelsim 验证，文件中包含TESTBENCH ，直接可用-altera fpga verilog design table DCT-based search procedures and zigzag scanning procedures, and ModelSim matlab has been verifi
<alison> 在 2024-11-20 上传 | 大小：14.69mb | 下载：0

[VHDL编程] asynch_fifo

说明：FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用-FPGA VERILOG using DCFIFO realize cross-clock domain data transfer, has been verified, directly available
<alison> 在 2024-11-20 上传 | 大小：1004kb | 下载：0