[VHDL编程] conv_encoder(rate=1_2)

说明：这是用ISE编写的verilog语言1/2码率的卷积编码的代码-It is written in verilog language ISE convolution coding rate 1/2 code
<陈磊> 在 2024-11-17 上传 | 大小：1.63mb | 下载：0

[VHDL编程] AD9854(Altera)

说明：这是个用FPGA编写的AD9854的驱动程序，它包含了FSK,PSK,ASK。-This is a written in FPGA driver of AD9854, it contains the FSK and PSK, ASK.
<隼化劫> 在 2024-11-17 上传 | 大小：391kb | 下载：0

[VHDL编程] anish-bit-masking

说明：vhdl code for bit masking algorithm
<gopalakirshnan> 在 2024-11-17 上传 | 大小：205kb | 下载：0

[VHDL编程] 05413cordic

说明：VHDL CODE FOR CORDIC ALGORITHM
<gopalakirshnan> 在 2024-11-17 上传 | 大小：140kb | 下载：0

[VHDL编程] pll_prj

说明：PLL配置仿真实验 PLL，即锁相环。简单的理解，给PLL 一个时钟输入（一般是外部晶振时钟）， 然后经过PLL 内部的处理以后，在PLL 的输出端口就可以得到一定范围的时钟频 率。其之所以应用广泛，因为从PLL 输出得到的时钟不仅仅从频率和相位上比较 稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。-Altera FPGA Cyclone
<相同> 在 2024-11-17 上传 | 大小：126kb | 下载：0

[VHDL编程] AX301_led_test_code

说明：黑金AX301开发板led相关实验程序代码-AX301 development board LED test code
<张天奇> 在 2024-11-17 上传 | 大小：1kb | 下载：0

[VHDL编程] AX301_jtag_uart_test

说明：黑金AX301开发板，jtag口驱动及调试实验代码-AX301 development board,JTAG port driver and debug experiment code
<张天奇> 在 2024-11-17 上传 | 大小：3kb | 下载：0

[VHDL编程] AX301_Real_time_clock_test

说明：AX301 FPGA开发板，实时时钟实验程序代码-AX301 FPGA development board,Real time clock test code
<张天奇> 在 2024-11-17 上传 | 大小：3kb | 下载：0

[VHDL编程] sdram_learn_8bit

说明：fpga 学习资料，老师给的，讲如何实用ram,比较实用-learning information for beginning learners
<李梦> 在 2024-11-17 上传 | 大小：3.81mb | 下载：0

[VHDL编程] a_vhd_16550_uart

说明：Using the UART core is the similar to using the standard 16550 UART, expect that the FIFO’s are always enabled, and there is no sticky parity.
<丁一> 在 2024-11-17 上传 | 大小：128kb | 下载：0

[VHDL编程] fpu_double

说明：The Verilog version of the code is in folder “fpu_double”, and the VHDL version is in folder “double_fpu”. There is a readme file in each folder, and a testbench file to simulate each core. These cores are designed t
<丁一> 在 2024-11-17 上传 | 大小：239kb | 下载：0

[VHDL编程] Divide

说明：This a divider verilog code
<Kumar> 在 2024-11-17 上传 | 大小：1kb | 下载：0