[VHDL编程] EMIF

说明：EMIF接口调试代码，使用的是Verilog语言，FPGA与DSP通信，测试成功-EMIF interface debugging code that USES the Verilog language, FPGA and DSP communication, testing success
<lilu> 在 2025-01-19 上传 | 大小：131kb | 下载：0

[VHDL编程] FPAG_REAL_SOURCE

说明：FPGA实战项目程序，适合进阶和务实的学者。值得拥有！-FPGA for advanced learner
<liutengjun> 在 2025-01-19 上传 | 大小：5.84mb | 下载：0

[VHDL编程] exp5

说明：用 VHDL 语言设计一半加器电路，然后用元件例化（COMPONENT）语句调用两个半加器电路，用结构描述实现一个全加器。-Design using VHDL half-adder circuit, and then use component instantiation (COMPONENT) statement invokes two half adder circuit, with the structure described
<YCZ> 在 2025-01-19 上传 | 大小：98kb | 下载：0

[VHDL编程] Four-quiz-Responder

说明：运用VHDL语言实现四路智力竞赛抢答器。抢答器的主要功能模块是是：1、对第一抢答信号的鉴别和锁存功能；2、计分功能。3、数码显示  ；4、答题限时功能。在本设计主要讲述抢答、计分和警告的功能。-Using VHDL language quiz four Responder.Responder main function modules are: 1, for the first answer to identify and la
<YCZ> 在 2025-01-19 上传 | 大小：257kb | 下载：0

[VHDL编程] Four-binary-adder

说明：熟悉 VHDL 语言的模块化设计，了解元件例化和打包调用语句。用 VHDL 语言设计一半加器电路，然后用元件例化（COMPONENT）语句调用两个半加器电路，用结构描述实现一个全加器。-The modular design of VHDL language familiar to understand the components and packing cases call statement. Design using VHDL h
<YCZ> 在 2025-01-19 上传 | 大小：3.3mb | 下载：0

[VHDL编程] Count-clock-synthesis-experiments

说明：练习综合设计能力，设计一个含时/分/秒的时钟，并且可以设置、清除、 12/24 小时工作模式切换。-Exercise comprehensive design capabilities, including the design of a time/minutes/seconds of the clock, and you can set, clear, 12/24 hour work mode.
<YCZ> 在 2025-01-19 上传 | 大小：172kb | 下载：0

[VHDL编程] GTKWave_ISim

说明：gtkwave simulator for fpga code
<ar> 在 2025-01-19 上传 | 大小：8.06mb | 下载：0

[VHDL编程] internal_reset.v

说明：code for internal reset in fpga
<ar> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] fft

说明：fft in verilog code for fpga
<ar> 在 2025-01-19 上传 | 大小：11kb | 下载：0

[VHDL编程] VGA

说明：vga显示硬件模块verilog语言编写，实现了一个动画显示，适合于初学者学习。-vga display hardware module verilog language to achieve an animated display, suitable for beginners to learn.
<张龙> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] huffman

说明：用verilog硬件语言实现了动态huffman编码，能够压缩字符串文件，展示了硬件的压缩率-Using verilog hardware descr iption language to achieve a dynamic huffman coding to compress the string file, showing the hardware compression rate
<张龙> 在 2025-01-19 上传 | 大小：3kb | 下载：0

[VHDL编程] IO-timing-constrain-in-fpga

说明：对FPGA的IO口的时序分析小结，能够详细理解其约束时序规则-FPGA timing analysis summary of IO port, capable of a detailed understanding of its timing constraint rules
<张龙> 在 2025-01-19 上传 | 大小：185kb | 下载：0