[VHDL编程] New-folder

说明：i have attached area efficient and low power carry select adder and with code
<bhuvaneshwari> 在 2025-01-24 上传 | 大小：197kb | 下载：0

[VHDL编程] image-new

说明：this coding is very effectively used for the image compression technique in vhdl
<bhuvaneshwari> 在 2025-01-24 上传 | 大小：608kb | 下载：0

[VHDL编程] Verilog-Accumulator

说明：the folder contains two files written by Verilog HDL. the first one is an implementation of an accumulator that takes serial data as an input, and its output will be an accumulated sum of each consecutive four input samp
<sawsan> 在 2025-01-24 上传 | 大小：1kb | 下载：0

[VHDL编程] booth_mul

说明：Booth multiplier used for multiplication of 2 s complement numbers in digital design by using booth multiplier we can reduce the partial products by encoding bits in the multiplier and perform the operation according to
<abhinay> 在 2025-01-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Crack_QII_13.1_Windows

说明：quartus 13.1 的破解文件 最新版本的破解文件-quartus 13.1 crack file latest version of the crack file
<沧海> 在 2025-01-24 上传 | 大小：27kb | 下载：0

[VHDL编程] Crack_QII_13.1_linux_ALL

说明：quartus 13.1 linux 的破解文件 最新版本的破解文件-quartus 13.1 linux crack file latest version of the crack file
<沧海> 在 2025-01-24 上传 | 大小：1.06mb | 下载：0

[VHDL编程] textiowrite

说明：quartus ii 环境下，一个完整的利用TEXTIO仿真的源代码，包括读数据文件和输出数据到文件。-Under quartus ii environment, a complete simulation using TEXTIO source code, including reading data files and output data to a file.
<xuegamgma> 在 2025-01-24 上传 | 大小：348kb | 下载：0

[VHDL编程] chapter4_fsk_2

说明：2FSK调制模块，包括了仿真文件.当输入为1时，输出载波1，当输入为0时，输出载波2-2FSK modulation module, including a simulation file when input is 1, the output carrier 1, when the input is 0, the output carrier 2
<骆小> 在 2025-01-24 上传 | 大小：4.08mb | 下载：0

[VHDL编程] Verilog-code-for-multiplier

说明：VERILOG CODE FOR 16 BIT MULTIPLIER USING MODIFIED BOOTH ALGORITHM
<gsp> 在 2025-01-24 上传 | 大小：9kb | 下载：0

[VHDL编程] FILTER

说明：VERILOG CODE FOR 1D FIR FILTER IMPLIMENTATION -VERILOG CODE FOR 1D FIR FILTER IMPLIMENTATION
<gsp> 在 2025-01-24 上传 | 大小：1kb | 下载：0

[VHDL编程] 2D-FILTER

说明：VERILOG CODE FOR 2D FIR FILTER
<gsp> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] filter_2d

说明：XILINX ISE FILE FOR FPGA IMPLIMENTATION OF 2D FIR FILTER USING MODIDIED BOOTH ALGORITHM
<gsp> 在 2025-01-24 上传 | 大小：1.57mb | 下载：0