[VHDL编程] uart_lcd_myself

说明：本程序压缩包里包含的是一个vhdl项目工程文件，实现的是串口通信及液晶屏显示的功能-This program is a compression bag containing vhdl project file, the realization of the serial communication function and LCD display
<秀妍> 在 2025-01-25 上传 | 大小：1.32mb | 下载：0

[VHDL编程] lcd

说明：该压缩包内涵一个由VHDL语言编写的程序，里面是一个完整的项目工程，实现的功能是LCD12864液晶屏的显示-The connotation of a compressed package from the VHDL language program, which is a complete project, the function is LCD12864 LCD display
<杰西卡> 在 2025-01-25 上传 | 大小：1.69mb | 下载：0

[VHDL编程] Mxulie

说明：VHDL语言编写，利用FPGA实现的M序列发生器-VHDL language, FPGA realization of the M sequence generator
<刘昆仑> 在 2025-01-25 上传 | 大小：2.14mb | 下载：0

[VHDL编程] saiche

说明：利用FPGA控制LED矩阵显示的赛车小游戏，用按键控制游戏-LED matrix display using FPGA control racing game, with buttons to control the game
<刘昆仑> 在 2025-01-25 上传 | 大小：85kb | 下载：0

[VHDL编程] Verilog

说明：利用verilog 语言在ISE上运行仿真，利用BASY2开发板运行实现。-BASY2 engineered for ISE
<Oya> 在 2025-01-25 上传 | 大小：39kb | 下载：0

[VHDL编程] gate4

说明：运用verilog 语言编程，实现4输入逻辑门设计，利用ISE软件仿真，把程序下载到BASY2开发板上运行实现。-BASY2 engineered for ISE
<Oya> 在 2025-01-25 上传 | 大小：10kb | 下载：0

[VHDL编程] millisecond_counter

说明：基于Spartan6写的fpga秒表，可以在七段译码管上显示，而且用按键来实现秒表的计时开始，停止，累加。而且该项目是移动信息工程学院的课程项目之一，希望对有需要的人有帮助-Fpga based Spartan6 write stopwatch that can be displayed on the seven-segment decoder pipes, and use the keys to achieve the stopwat
<huangchuchuan> 在 2025-01-25 上传 | 大小：1.41mb | 下载：0

[VHDL编程] FSM_parade

说明：基于spartan6实现的交通灯有限状态机，项目来源是数字设计与计算机体系结构，中山大学移动信息工程学院学子必学项目-Based on the traffic lights to achieve spartan6 finite state machine, the project is a source of digital design and computer architecture, Sun Yat-sen Mobile Inf
<huangchuchuan> 在 2025-01-25 上传 | 大小：102kb | 下载：0

[VHDL编程] soda_machine_4seg

说明：soda machine，fpga经典项目，自动贩卖机，通过按键投币，四个七段译码管显示总钱数和找回的钱数-soda machine, fpga classic items, vending machines, coin operated by keys, four seven-segment decoder and display the total amount of money of money back
<huangchuchuan> 在 2025-01-25 上传 | 大小：236kb | 下载：0

[VHDL编程] shift-register

说明：四位移位寄存器，基于spartan6 fpga开发，移动信息工程学院学习必备，数字设计与计算机体系结构项目-Four shift registers based spartan6 fpga development, mobile learning essential information Engineering, Digital Design and Computer Architecture Project
<huangchuchuan> 在 2025-01-25 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_4

说明：三种设计模式的加法器，分别是行为及描述，串行模式，并行模式。希望对大家了解加法器有帮助-Adder three design models, and behavior were described, the serial mode, the parallel mode. I hope to help everyone understand adder
<huangchuchuan> 在 2025-01-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Digital_Clock1

说明：基于Basys2多功能数字钟 verilog HDL 完整工程文件-Based Basys2 multifunction digital clock verilog HDL complete project file
<> 在 2025-01-25 上传 | 大小：575kb | 下载：0