[VHDL编程] spi_inf_middle_filter

说明：采用spi接口读取adc数据，存储数据，将数据进行中值滤波处理，最后通过总线接口发送到dsp处理器-spi interface adc sample program with middle filter process.
<陈洪杨> 在 2025-02-02 上传 | 大小：51kb | 下载：0

[VHDL编程] UART

说明：串口通讯，光纤通讯，需要中间一个CPLD的转换，这个转换需要一种自适应的算法。-Serial port and serial port and optical fiber communication and optical fiber communication serial communication serial port and serial port and optical fiber communication and opt
<杨志鹏> 在 2025-02-02 上传 | 大小：282kb | 下载：0

[VHDL编程] sigma-delta-adc-example

说明：sigma-delta adc 示例代码-sigma-delta adc example
<张斗> 在 2025-02-02 上传 | 大小：3kb | 下载：0

[VHDL编程] zyclock

说明：采用EDA技术，使用Quartus实现了数字秒表的设计，能跑通-Using EDA technology, the use of Quartus achieve a digital stopwatch, run through
<Zoe> 在 2025-02-02 上传 | 大小：1.35mb | 下载：0

[VHDL编程] zycolorled

说明：采用EDA技术，使用Quartus软件实现了彩灯的控制控制器的设计与实现-Using EDA technology, using Quartus software control to achieve a lantern controller design and implementation
<Zoe> 在 2025-02-02 上传 | 大小：1.56mb | 下载：0

[VHDL编程] zyled

说明：采用EDA技术，在quartus2上实现了交通信号灯自动控制器，性能良好-EDA technology used in quartus2 to achieve a traffic signal controller, good performance
<Zoe> 在 2025-02-02 上传 | 大小：1.7mb | 下载：0

[VHDL编程] zyplj

说明：采用EDA技术，使用Quartus2软件完成了数字频率计的设计与实现，其中包含计时器，控制器的设计，很实用-Using EDA technology, the use of software to complete Quartus2 digital frequency meter design and implementation, which includes timers, controller design, very pract
<Zoe> 在 2025-02-02 上传 | 大小：1.81mb | 下载：0

[VHDL编程] qpskdds

说明：pci功能卡上设计一个直接数字频率合成(DDS，Direct Digital Synthesis)，DDS是一种新型的频率合成技术。DDS 技术是一种把一系列数字形式的信号通过DAC 转换成模拟信号的合成技术。-pci card design features a direct digital frequency synthesis (DDS, Direct Digital Synthesis), DDS is a novel freq
<lvhenan> 在 2025-02-02 上传 | 大小：1mb | 下载：0

[VHDL编程] qpskddc

说明：fpga实现dds和下变频。DDS 技术具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速切换，输出相位可连续，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。因此在现代电子系统及设备的频率源设计中，尤其在通信领域，直接数字频率合成器的应用越来越广泛。-fpga implementat
<lvhenan> 在 2025-02-02 上传 | 大小：15.33mb | 下载：0

[VHDL编程] D-type-flip-flop

说明：设计一个D型触发器，输入CK（时钟信号, ↑表示上升沿时刻），D（数据），Clear端（“0”时清零），输出Q-Design of a D-type flip-flop, the input CK (clock signal, ↑ indicates rising time), D (data), Clear end (" 0" is cleared), the output Q
<许光达> 在 2025-02-02 上传 | 大小：3kb | 下载：0

[VHDL编程] ad9957-verilog

说明：正交调制芯片，.v文件，但是没有说明文件，只能作为参考-Quadrature modulation chip,. V file, but no documentation, only as a reference
<张路平> 在 2025-02-02 上传 | 大小：2kb | 下载：1

[VHDL编程] 4BITMCUVERILOG

说明：4位软和设计，用的是FPGA语言，已经成功应用-4 soft design, using FPGA language, has been successfully applied
<baoli> 在 2025-02-02 上传 | 大小：5.46mb | 下载：0