[VHDL编程] BramComCtrl

说明：xilinx FPGA BramComCtrl source.
<zhanglingxiao> 在 2025-02-09 上传 | 大小：2kb | 下载：0

[VHDL编程] EppCtrlAsync

说明：xilinx FPGA EppCtrlAsync source.
<zhanglingxiao> 在 2025-02-09 上传 | 大小：2kb | 下载：0

[VHDL编程] KIEMTRA3_1

说明：Mo phong LEd sang chay vong vong
<Ten Tui> 在 2025-02-09 上传 | 大小：80kb | 下载：0

[VHDL编程] Shift

说明：the this file a module shift a bit of 32 bits. it contains shift left and shift right. thank for visiting
<tuan> 在 2025-02-09 上传 | 大小：397kb | 下载：0

[VHDL编程] AES_final_block_3

说明：VHDL implementation of AES
<mourya> 在 2025-02-09 上传 | 大小：209kb | 下载：0

[VHDL编程] design_1

说明：编码锁存器由主持人（start）控制以及 6 名选手输入（xuanshou（6:0））。主持 人信号无效（‘1’）时，将中间变量 Q_Z‘0’赋‘1’，主持人信号有效（‘0’）之后，如果中间 变量 Q_Z‘0’ 为‘1’，这时候 存下选手号的七段码显示，并将中间变量 Q_Z‘0’ 赋值为‘0’，使 下一个选手抢答信号输入无效，达到锁存的效果。最后给抢中输出（q）赋‘0’，表示已经 有选手抢中。-Encoding latch is con
<张永满> 在 2025-02-09 上传 | 大小：58kb | 下载：0

[VHDL编程] design_2

说明：抢答定时器输入端为抢中信号，时钟信号和主持人信号。当主持人信号有效（‘0’）时，时钟信号提供计时，抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号，当抢中信号有效（‘0’）来临时，将时间到信号（sjd）赋值为无效‘1’，并通过1hz时间信号输出时间显示的七段译码信号：经过一个周期，便将倒计时时间减一，并输出对应时间所示的七段译码值。经过5秒（4，3，…..，0）之后，表示时间到，将时间到信号（sjd）赋值为有效（‘0’）
<张永满> 在 2025-02-09 上传 | 大小：59kb | 下载：0

[VHDL编程] design_3

说明：定时器输入端为抢中信号和时钟信号。时钟信号提供计时，抢中有效之后便开始计时。先将48Mhz时钟分频为1hz的时间信号，当抢中信号有效（‘0’）来临时，将时间到信号（sjd）赋值为无效‘1’，并通过1hz时间信号输出时间显示的七段译码信号：经过一个周期，便将倒计时时间减一，并输出对应时间所示的七段译码值。经过10秒（9，8，…..，0）之后，表示时间到，将时间到信号（sjd）赋值为有效（‘0’）。 -Timer input is gr
<张永满> 在 2025-02-09 上传 | 大小：60kb | 下载：0

[VHDL编程] design_4

说明：利用48M时钟信号定时得到事先设置好的延时，通过延时信号接到蜂鸣器发出提示声音。主持人，抢中，抢答时间到，答题时间到，四个信号分别触发计数延时，最后把得到的三个报警信号相与（因为系统设置为低电平有效），作为最后的报警信号。 每个触发延时计时，在触发信号无效（‘1’）时，将计数值归零，触发信号有效时（‘0’），开始记时钟个数，记到一定（根据需要事先设置好）个数，就得到延时时间（延时时间=时钟个数*时钟周期），时间延时报警信号无效，得到一定
<张永满> 在 2025-02-09 上传 | 大小：60kb | 下载：0

[VHDL编程] design_5

说明：将48M时钟信号分频为1Khz信号，并由dig（2：0）输出。因为实验板的七段译码显示器均公用同一数据线，所以必须提供一个较快的扫描信号（由于人的视觉停留，这个扫描信号必须要大于20hz，系统设计中用的是1Khz）通过扫描将选手号和抢答倒计时和答题倒计时显示分时显示在不同的七段译码显示器上，此系统中用dig（2：0）三位通过3_8译码器分时选3个七段译码显示器。-48M clock signal divider 1Khz signal
<张永满> 在 2025-02-09 上传 | 大小：55kb | 下载：0

[VHDL编程] video_stream_scaler

说明：该模块能对视频分辨实时缩放，采用最近邻域和双线性差值算法。该模块可以实时配置输入输出的分辨率、缩放因子，缩放算法类型等参数，也可在编译时采用默认配置。-The Video Stream Scaler (streamScaler) performs resizing of video streams in a low latency manner, resizing with either bilinear or nearest-neig
<高军> 在 2025-02-09 上传 | 大小：11.21mb | 下载：0

[VHDL编程] sdram_controller

说明：该模块是一个基于FPGA的SDRAM控制器，该模块有两个接口，一个接口是系统接口，一个连接SDRAM的接口。可以适应不同速度和带宽的SDRAM。-This application note describes the design of a FPGA SDRAM controller.The controller has a system interface on one side and a SDRAM controller for
<高军> 在 2025-02-09 上传 | 大小：298kb | 下载：0