[VHDL编程] exp12

说明：本实验要完成的任务就是设计一个频率计，系统时钟选择核心板上的50MHz的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量系统数字时钟信号模块的数字
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[VHDL编程] exp13

说明：本实验的任务就是设计一个多功能数字钟，要求显示格式为：小时分钟－－秒钟，整点报时，报时时间为5秒，即从整点前5秒钟开始进行报时提示，LED开始闪烁，过整点后，停止闪烁。调整时间的按键用按键模块的KEY1和KEY2，KEY2调节小时，每按下一次，小时增加一个小时，KEY1调整分钟，每按下一次，分钟增加一分钟。另外用KEY0按键作为系统时钟复位，复位后全部显示0000－－00。（时间调整按钮按下后需停顿半秒钟以上设置方能生效）-The ta
<真三战魂> 在 2025-02-12 上传 | 大小：630kb | 下载：0

[VHDL编程] exp15

说明：本实验的任务就是设计一个秒表，由于计时时钟信号为50MHz，因此需要对系统时钟进行500000分频才能得到。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，分别选用实验箱按键模块的KEY0、KEY1和 KEY2，按下KEY0，系统复位，所有寄存器全部清零；按下KEY2，秒表启动计时；按下KEY1，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下KEY2，秒表继续计时，除非按下KEY0，系统才能复位，显示全部为00
<真三战魂> 在 2025-02-12 上传 | 大小：698kb | 下载：0

[VHDL编程] exp9

说明：本实验要完成的任务是设计一个四位二进制全加器。具体的实验过程就是利用实验系统上的拨动开关模块的SW17~SW14作为一个加数X输入，SW13~SW10作为另一个加数Y输入，用LED模块的LEDG0~LEDG4来作为结果S输出，LED亮表示输出‘1’，LED灭表示输出‘0’。-To complete the task of the experiment is to design a four bit binary full adder.
<真三战魂> 在 2025-02-12 上传 | 大小：1kb | 下载：0

[VHDL编程] RS232

说明：基于FPGA利用程序实现串口RS232与电脑通信-RS232 serial port to communicate with the computer based on the the FPGA use of program
<huangxinx722> 在 2025-02-12 上传 | 大小：502kb | 下载：0

[VHDL编程] sgpio_target_v0_3

说明：sgpio target module, flexible hard drive amount.-sgpio target module, flexible hard drive amount.
<Kitman> 在 2025-02-12 上传 | 大小：2kb | 下载：0

[VHDL编程] i2c_slav_tb4

说明：verilog, i2c slave, 两个输入端口，可自由切换。-verilog, i2c slave, two input ports are free to switch.
<Kitman> 在 2025-02-12 上传 | 大小：2kb | 下载：0

[VHDL编程] Verilog

说明：Verilog实例学习，初学者可以看看，实例有135个。-Verilog instance learning, beginners can take a look at the 135 instances.
<肖志远> 在 2025-02-12 上传 | 大小：112kb | 下载：0

[VHDL编程] FFT

说明：FFT on FPGA The directory contains the source code of VHDL source code of FFT implemetation
<rush2sami> 在 2025-02-12 上传 | 大小：409kb | 下载：0

[VHDL编程] convotion_decode

说明：用verilog写的卷积码的编码程序以及viterbi译码程序-Use verilog write convolution code coding procedures and viterbi decoding program
<蔡金峰> 在 2025-02-12 上传 | 大小：35kb | 下载：0

[VHDL编程] cordic

说明：用verilog语言实现的cordic算法，计算角度-Use verilog language realization of cordic algorithm, computing Angle
<蔡金峰> 在 2025-02-12 上传 | 大小：197kb | 下载：0

[VHDL编程] SPI_Send_DI

说明：用Verlog语言实现的48位SPI数据发送，主频为2.5M（可在内部调解）-Use Verlog language to achieve the transmission of data with 48bits by SPI ,whose speed is 2.5M.
<屈海宁> 在 2025-02-12 上传 | 大小：1kb | 下载：0