[VHDL编程] Attachments_2011_09_14

说明：ASIC DEsign synthesis
<Harsh > 在 2025-03-01 上传 | 大小：1.19mb | 下载：0

[VHDL编程] Tutorial5

说明：Xilinx FPGA tutorial 5
<Rafaeleg> 在 2025-03-01 上传 | 大小：409kb | 下载：0

[VHDL编程] P1-Contador-BCD

说明：Practice 1 FPGA ITCH Xilinx
<Rafaeleg> 在 2025-03-01 上传 | 大小：898kb | 下载：0

[VHDL编程] module_lpc

说明：LPC接口的VHDL语言实现，可以用于TPM的开发，以及基于FPGA的设计-LPC interface language realization of VHDL, can be used for the development of the TPM, as well as the design based on FPGA
<jack> 在 2025-03-01 上传 | 大小：2kb | 下载：0

[VHDL编程] The-traffic-light-controller-VHDL

说明：基于VHDL的交通灯控制器设计，红灯45秒，黄灯5秒，绿灯40秒，运用状态机原理-The traffic light controller design based on VHDL
<林立强> 在 2025-03-01 上传 | 大小：102kb | 下载：0

[VHDL编程] m_sequence

说明：用verilog语言描述了M序列（伪随机通信）的编码、解码、纠错等功能，本人通过了Quartus II 以及Modelsim的仿真。-Verilog language descr iption of the M sequence (pseudo-random communication) encoding, decoding, error correction, I passed the Quartus II and Modelsi
<周青晖> 在 2025-03-01 上传 | 大小：6kb | 下载：0

[VHDL编程] edge_detect_p

说明：用于检测信号上升沿，输出与时钟相关的正脉冲-Detect the rising edge of the signal
<> 在 2025-03-01 上传 | 大小：67kb | 下载：0

[VHDL编程] Verilog_module

说明：micron 1G内存条verilog模型，对应具体信号为MT8HTF12864HZ-800，内存颗粒为MT47H128M8CF-25-micron 1G DDR2 SDRAM verilog module
<> 在 2025-03-01 上传 | 大小：34kb | 下载：0

[VHDL编程] BRAT

说明：early branch rename table-store rename table once the branch instruction comes in. Used in out of order pipeline processor
<Isabella Ni> 在 2025-03-01 上传 | 大小：1kb | 下载：0

[VHDL编程] RAT

说明：rename table, used to rename architecture registers.-In R10K scheme, rename table is used to translate ARN to PRN to eliminate WAW and WAR hazards.
<Isabella Ni> 在 2025-03-01 上传 | 大小：1kb | 下载：0

[VHDL编程] ADC

说明：xilinx spartan 3e上的A/D转换程序-xilinx spartan 3e A/D conversion process
<梁俊峰> 在 2025-03-01 上传 | 大小：11kb | 下载：0

[VHDL编程] ISE10.1

说明：xilinx ISE10.1开发环境指南，叫你如何操作ISE10.1-xilinx ISE10.1
<梁俊峰> 在 2025-03-01 上传 | 大小：644kb | 下载：0