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[VHDL编程design-a-clk-system-by-verilogHDL

说明:利用verilog语言描述的具有调时、定时、闹钟、报时等功能的时钟系统-Verilog language to describe the use of a tune, time, alarm clock, timer and other functions of the clock system
<张方圆> 在 2025-03-16 上传 | 大小:2kb | 下载:0

[VHDL编程Verilog-FIFO

说明:可综合的Verilog FIFO存储器,可以实现先如先出的设计-Synthesizable Verilog FIFO memory can be as-first-out design
<白白> 在 2025-03-16 上传 | 大小:2kb | 下载:0

[VHDL编程QuarusII

说明:quartus官方中文教程.pdf 很详细、很实用的文档-quartus official Chinese tutorial. pdf is very detailed and very useful document
<zjh> 在 2025-03-16 上传 | 大小:825kb | 下载:0

[VHDL编程shuzipaobiao

说明:设计一个数字跑表,该跑表具有复位,暂停,秒表计时功能,暂停后恢复时,在原来数值基础上继续计数-Design a digital stopwatch, the stopwatch has reset, pause, stop watch timing function, recovery after a pause, continue on the basis of the original value of count
<白白> 在 2025-03-16 上传 | 大小:1kb | 下载:0

[VHDL编程7shumaguanEDAfangzhen

说明:用VHDL语言的七段数码显示译码器设计 已仿真出结果 用来学习7段数码显示译码器设计;学习VHDL的CASE语句应用及多层次设计方法。-VHDL language of seven-segment display decoder has been designed simulation results were used to study a 7-segment display decoder design learn VHDL CA
<wyj> 在 2025-03-16 上传 | 大小:490kb | 下载:0

[VHDL编程EDAsheji-chuzuche-jifei

说明:设计一个出租车计费器,能按路程计费,具体要求如下: (1)实现计费功能,计费标准为:按行驶里程计费,起步价为6.00元,并在汽车行驶2km后按1.2元/km计费,当里程数达到15km后,没千米加收50 的空驶费,车辆停止和暂停时不计费。 (2)现场模拟汽车的启动、停止、暂停和换挡等状态。 (3)设计数码管显示电路,将车费和路程显示出来,各有1位小数。 -Design of a taxi meter, to the jou
<wyj> 在 2025-03-16 上传 | 大小:244kb | 下载:0

[VHDL编程EDA-dianti-kongzhiqi

说明:设计一个6层自动升降电梯的控制电路,该控制器可控制电梯完成6层楼的载客服务,且遵循方向优先原则,同时指示电梯运行情况和电梯内外请求信息,具体要求如下: (1)每层电梯入口处设有上、下请求开关,电梯内设有乘客到达楼层的请求开关。 (2)设有电梯所处楼层指示、电梯运行模式(上升或下降)指示。 (3)电梯的上升和下降的时间均为2s。 (4)电梯到达停站请求后,开门时间为4s,关门时间为3s,可以通过快速关门信号和关门中断信号控
<wyj> 在 2025-03-16 上传 | 大小:256kb | 下载:0

[VHDL编程HBfir

说明:自己编写的半波带滤波器,可应用于抽取滤波器-failed to translate
<> 在 2025-03-16 上传 | 大小:1kb | 下载:0

[VHDL编程modelsim

说明:讨论在ModeSim_SE中指定ISE12[1].x的仿真库-modelsim simulation discuss
<吴林> 在 2025-03-16 上传 | 大小:336kb | 下载:0

[VHDL编程VHDL-fudianyunsuan

说明:用VHDL_语言在FPGA_上实现浮点运算,本文叙述的比较清楚,对初步了解浮点运算有较高的参考价值-failed to translate
<> 在 2025-03-16 上传 | 大小:121kb | 下载:0

[VHDL编程modelsim-start

说明:modelsim 入门,开发软件入门教程-Getting Started with modelsim
<吴林> 在 2025-03-16 上传 | 大小:762kb | 下载:0

[VHDL编程Computer-Architecture-lab1

说明:计算机组成实验作业1,fpga开发板,verilog语言编写-Composition of experimental computer operating 1, fpga development board, verilog language
<聪聪> 在 2025-03-16 上传 | 大小:66kb | 下载:0
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