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[VHDL编程] FPGA-VHDL-dengjingduc
说明：本文介绍了基于VHDL语言的十进制等精度频率计的设计，采用VHDL 语言，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法，使用Quartus8.0开发环境，实现了频率计的设计。 -This article describes the decimal-based VHDL, and other precision frequency meter design, using VHDL language, the use o<筱诺> 在 2025-03-20 上传 | 大小：274kb | 下载：0
[VHDL编程] Circuit-modeling-mux
说明：电路建模--简单和复杂的Mux建模思想 信号，表达式等-Circuit modeling- simple and complex signals Mux modeling thought, expression, etc.<李拉> 在 2025-03-20 上传 | 大小：28kb | 下载：0
[VHDL编程] Shannon-expansion-of-Boolean-logic
说明：香农扩展即布尔逻辑扩展，是卡诺逻辑化简的反向运算。香农扩展相当于逻辑复制，提高频率；而卡诺逻辑化简相当于资源共享，节约面积-Shannon expansion of Boolean logic or extension, is simply the reverse Carnot logical operations. Shannon expansion is equivalent to the logical replication,<李拉> 在 2025-03-20 上传 | 大小：41kb | 下载：0
[VHDL编程] clock-synchronized-registers
说明：一般来说，CPU的读写时钟会引入到PLD中，笔者利用CPU的读写时钟实现同步读写寄存器，提高设计的可靠性。因此这种建模方式是推荐的CPU读写PLD寄存器建模方式-In general, CPU clock will read and write the introduction to the PLD, the author uses the CPU to read and write clock synchronized read an<李拉> 在 2025-03-20 上传 | 大小：88kb | 下载：0
[VHDL编程] Schmitt-trigger-keyboard-interface
说明：基于施密特触发的键盘接口电路，有效降低触发延迟，缩短键盘反应时间 以verilog实现-Schmitt trigger on the keyboard interface circuit, effectively reducing the trigger delay and shorten the reaction time to verilog implementation keyboard<李拉> 在 2025-03-20 上传 | 大小：1.05mb | 下载：0