[VHDL编程] HDMI

说明：HDMI IP。VHDL语言实现。附带测试pattern。-HDMI IP VHDL
<afency> 在 2025-03-07 上传 | 大小：49kb | 下载：0

[VHDL编程] pn_gen_vhd_211

说明：
<张鑫> 在 2025-03-07 上传 | 大小：284kb | 下载：0

[VHDL编程] SRAM_16Bit_512K

说明：FPGA,片外SRAM配置文件，开发板中带的文件-FPGA, off-chip SRAM configuration file,
<david> 在 2025-03-07 上传 | 大小：6kb | 下载：0

[VHDL编程] Compaxapp398

说明：Compaxapp398 VHDL Source code
<taiwan> 在 2025-03-07 上传 | 大小：1.74mb | 下载：0

[VHDL编程] flash_memory

说明：VHDL model for a NOR Flash
<aerious> 在 2025-03-07 上传 | 大小：38kb | 下载：0

[VHDL编程] ModelsimVerilogWatch

说明：Stopwatch Design - ModelSim Vlog Tutorial Required Software: - Model Technology Modelsim 5.4a - Xilinx Development System 3.1i CONTROLS Inputs: * CLK -System clock for the Watch design. * STRTSTOP -S
<SEEDSTART> 在 2025-03-07 上传 | 大小：39kb | 下载：0

[VHDL编程] CLOCK-ON-ALTERA-DEV-NOARD-RONTEX

说明：这是我上电子线路设计课程时自己写的数字钟设计的整个工程.网上下载安装quartus II软件后双击clock.sof打开调试.若软件说没有权限,请删除db文件夹后再试. 文件夹中附带我的实验报告,其中详细讲解了我的设计思路\软件架构\可能出现的问题等等. 调试步骤就不讲了,管脚分配请网友自行完成. 开发板 Altera Cyclone II EP2C35F672C6 软件平台 Quartus II 语言 verilo
<needtobestrong> 在 2025-03-07 上传 | 大小：972kb | 下载：0

[VHDL编程] adder4

说明：此源代码是基于Verilog语言的4 位全加器，4 位计数器、 4 位全加器的仿真程序、4 位计数器的仿真程序是用EDA语言描述4 位全加器，有广泛的应用。-The Verilog language source code is based on the 4-bit full adder, 4 bit counter, 4-bit full adder simulation program, 4-bit counter of the s
<王柔毅> 在 2025-03-07 上传 | 大小：1kb | 下载：0

[VHDL编程] FPGA_design

说明：设计FPGA最小系统不错的资料，大家可以下载参考-Minimum system design FPGA good information, you can download the reference
<jia> 在 2025-03-07 上传 | 大小：2.06mb | 下载：0

[VHDL编程] adder3

说明：此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行，特别是七人投票表决器，这是我目前发现的最优的用硬件描述的源代码。-The Verilog language source code is
<王柔毅> 在 2025-03-07 上传 | 大小：2kb | 下载：0

[VHDL编程] ADD6

说明：此源代码是基于Verilog语言的多种方式实现的4 选 1 MUX、多种方式实现的4 选 2 MUX 、多种方式实现的1 位半加器 、多种方式实现的1 位全加器、种方式实现的 4 位全加器 、多种方式实现的输出 UDP 元件、两个时钟信号 、选择器 和各种仿真的源代码。-This source code is based on the Verilog language, multiple ways to achieve the 4 S
<王柔毅> 在 2025-03-07 上传 | 大小：4kb | 下载：0

[VHDL编程] MUX16

说明：基于VerilogHDL的简易的16位以为累加乘法器，包括乘法器模块和测试模块，已经通过仿真测试。-Based on the simple VerilogHDL that the cumulative 16-bit multiplier, including the multiplier module and test module has been tested by simulation.
<lacrimosa> 在 2025-03-07 上传 | 大小：1kb | 下载：0