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[VHDL编程] VHDLqiangdaqi
说明:VHDL四路抢答器该任务分成七个模块进行设计,分别为:抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块,最后是撰写顶层文件。-VHDL four Responder divided into seven modules of the design task, namely: Responder identification module, timing module Responder, Respo<oyang> 在 2025-02-27 上传 | 大小:7kb | 下载:0
[VHDL编程] shuzipingluji
说明:基于EDA技术的数字频率计设计论文 我的毕设论文-The frequency meter EDA design thesis<xingyao511> 在 2025-02-27 上传 | 大小:114kb | 下载:0
[VHDL编程] digitalclock
说明:课程设计的数字钟程序,模块化设计,简单易懂,对初学者应该很有帮助-Digital clock program curriculum design, modular design, easy to understand, should be helpful for beginners<西红柿> 在 2025-02-27 上传 | 大小:175kb | 下载:0
[VHDL编程] convolution_encoder_VHDL
说明:卷积码编译码,由SERVICE、PSDU、TAIL和PAD域组成的DATA域应进行卷积编码,码率应根据所需的传输速率从R=1/2,2/3,3/4中选择-for 802.11a simulation WLAN FEC convolution_encoder g0=133 g1=171 Rate 0:1/2 1:2/3 2:3/4 for 802.11a simulation<cslbetter> 在 2025-02-27 上传 | 大小:124kb | 下载:0
[VHDL编程] verilog_pingpang
说明:verilog 语言的写的乒乓操作,通过两个寄存器实现。-verilog language, written in ping-pang operation, achieved through two registers.<世海> 在 2025-02-27 上传 | 大小:1kb | 下载:0
[VHDL编程] hello_world
说明:FPGA SOPC设计的uart串口 NIOS II中的程序 自己亲自做的 在串口调试工具中成功调试-FOGA SOPC UART NIOS II<宋冬锋> 在 2025-02-27 上传 | 大小:2kb | 下载:0