[VHDL编程] shudian

说明：数字钟相关程序，能实现时间的自动跳动，还能改动时间，整点报时-Digital clock-related procedures, to achieve the automatic beating of time, but also changes in time, the whole point timekeeping
<meng> 在 2025-02-09 上传 | 大小：403kb | 下载：0

[VHDL编程] CPU16

说明：自己用VHDL写的16位的CPU，在学校的课程上通过了测试。-Own use VHDL to write a 16-bit CPU, in school curriculum passed the test.
<Hui> 在 2025-02-09 上传 | 大小：1.13mb | 下载：0

[VHDL编程] DM642_network_video_source

说明：DM642_network_video_source 我们研究所里用的程序，很通用的-DM642_network_video_source our graduate program to use, it is common
<军军> 在 2025-02-09 上传 | 大小：1.46mb | 下载：0

[VHDL编程] IIR

说明：实验说明： 本次实验实现一个IIR滤波器，并在ISE里面仿真。 project目录里面是工程-Experiment descr iption: this experiment to achieve an IIR filter, and the ISE inside the simulation. \ rtl directory which is the source file \ project directory which
<军军> 在 2025-02-09 上传 | 大小：2.58mb | 下载：0

[VHDL编程] seg

说明：程序说明: 本次实验控制开发板上面的数码管。 \1-f文件夹里面的程序控制数码管从1开始显示，逐渐加1，一直到f。 \1234文件夹里面的程序控制数码管显示1234。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Descr iption: T
<军军> 在 2025-02-09 上传 | 大小：427kb | 下载：0

[VHDL编程] uart

说明：程序说明: 本次实验控制开发板上面的串口，与PC机进行通信，并在串口精灵里面显示字符。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Note: The experimental control development board above the
<军军> 在 2025-02-09 上传 | 大小：884kb | 下载：0

[VHDL编程] usb

说明：程序说明: 本次实验控制开发板USB，与PC机进行通信，并在显示字符。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Note: In this experiment, control development board USB, and PC, to
<军军> 在 2025-02-09 上传 | 大小：79kb | 下载：0

[VHDL编程] sdram

说明：程序说明: 本次实验控制开发板上面的SDRAM完成读写功能。 先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。 part1是使用Modelsim仿真的工程 part2是在开发斑上面验证的工程 目录说明: part1: part1_32是4m32SDRAM的仿真工程 part1_16是4m16SDRAM的仿真工程 \model文件夹里面是
<军军> 在 2025-02-09 上传 | 大小：761kb | 下载：0

[VHDL编程] song

说明：module song(clk,key,song_out,led) input [7:0] key input clk output song_out output [7:0] led reg song_reg reg [21:0] count reg [19:0] delay reg [7:0] key_reg always @(posedge clk) begin c
<罗仲景> 在 2025-02-09 上传 | 大小：357kb | 下载：0

[VHDL编程] 123

说明：再FPGA内部实现数模转换易于增加分辨率，使用-Another FPGA internal digital-analog conversion is easy to achieve increased resolution, the use of
<王毅> 在 2025-02-09 上传 | 大小：5kb | 下载：0

[VHDL编程] counter

说明：可加载的同步四位计数器，异步置位，由控制键控制向下或者向下计数。计数状态由七位数码管显示。-4 synchronous loadable counter, an asynchronous set, controlled by the control key down, or down the count. Count the state from the seven digital tube display.
<心晨> 在 2025-02-09 上传 | 大小：238kb | 下载：0

[VHDL编程] frequencyZDC

说明：有效位为四位十进制数的数字频率计，实验板上有一个标准时钟发生电路，为计数闸门控制电路提供一个标准8Hz信号，计数闸门控制电路控制4位十进制计数器从第三秒开始计数一秒钟，计数的个数就是待测输入信号的频率。第四秒停止计数，其中前7/8秒保持计数值，后1/8秒计数器复位。然后再计数一秒，保持计数值一秒，如此循环。-Digital frequency meter
<南瓜> 在 2025-02-09 上传 | 大小：1kb | 下载：0