[VHDL编程] f_adder

说明：该工程描述的是一位全加器，可以用此作为基础，搭建多位全加器-The project descr iption is a full adder can use this as a basis to build a number of full adder
<范泛> 在 2025-03-09 上传 | 大小：262kb | 下载：0

[VHDL编程] Verilog

说明：Verilog HDL高级数字设计 上海交大微电子学院 何卫锋 蒋剑飞-Advanced Digital Design Verilog HDL He Weifeng Jiang Jianfei, Shanghai Jiaotong University School of Microelectronics
<吴小米> 在 2025-03-09 上传 | 大小：2.28mb | 下载：0

[微处理器(ARM/PowerPC等)] stm32f10x_it

说明：基于STM32核心的中断处理多路高速编码器采集程序，此程序已在实际产品中得到可靠应用-Based on the STM32 core interrupt handling multiple high-speed encoder acquisition program, this program has been in the actual product reliable application
<蓝生> 在 2025-03-09 上传 | 大小：4kb | 下载：0

[VHDL编程] traffic_lights

说明： 交通灯控制器控制红（r）、绿（g）、黄（y）三种不同颜色的交通灯，这三种不同颜色灯的亮、灭分别由三个定时器（timer1、timer2、timer3）控制；  当某个定时器工作时，它所控制的交通灯亮，直到设定的定时时间到（该定时器状态由’0’变’1’），交通灯跳转到另一种状态；  clk是脉冲控制端（图中未标出）；reset是异步复位端，复位状态为红色交通灯亮； ᠏
<吴胜兵> 在 2025-03-09 上传 | 大小：1kb | 下载：0

[单片机(51,AVR,MSP430等)] Si1143

说明：51核心单片机与Si1143开发板的通讯，并作出简单的动作捕捉识别的代码-Code of 51 core single-chip Si1143 development board communications and making a simple motion capture identification
<WWL> 在 2025-03-09 上传 | 大小：11kb | 下载：0

[VHDL编程] wwww

说明：整个电路由单一饮料控制电路模块binctr.vhd和顶层电路模块refill.vhd组成；其中顶层电路模块中包含两种饮料控制电路，一种饮料为cola，另一种饮料为diet。其中每一种饮料的最大数量为3，当两种饮料的剩余数量均为0时使refill_bins置1。binctr.vhd控制电路以递减计数器为基础，并将该模块作为一个component包含在package中。-The entire circuit is controlled by
<吴胜兵> 在 2025-03-09 上传 | 大小：17kb | 下载：0

[VHDL编程] car_count

说明：car_enter，car_exit分别表示有车辆进入停车场和离开停车场。count1和count2是两个计数器，分别计数进入停车场的车辆数目和离开停车场的车辆数目。total=count1-count2, 表示停在停车场中的车辆数目。lot_full表示停车场已满，即total的大小等于预置的停车场最大停车数（例如32）。 lot_empty表示停车场车辆数目为零。-car_enter, car_exit vehicles enter
<吴胜兵> 在 2025-03-09 上传 | 大小：392kb | 下载：0

[VHDL编程] mps-

说明：1． 伪随机序列概述 在扩展频谱通信系统中，伪随机序列起着十分关键的作用。在直接序列扩频系统得发射端，伪随机序列将信息序列的频谱扩展，在接收端，伪随机序列将扩频信号恢复为窄带信号，进而完成信息的接收。 -1. The pseudo-random sequence Overview, pseudo-random sequence plays a very crucial role in the spread spectrum co
<吴胜兵> 在 2025-03-09 上传 | 大小：276kb | 下载：0

[VHDL编程] bidirection_reg

说明：移位寄存器设计 整个电路由一个主时序进程完成；在每一个时钟的上升沿，根据mode[1:0]的值进行清零、左移或右移操作，在主时序进程中由case语句完成；移位操作由for….loop语句完成8位十六进制数逐位移动。-Shift register design the entire circuit is completed by a master timing process each rising edge of the cloc
<吴胜兵> 在 2025-03-09 上传 | 大小：388kb | 下载：0

[VHDL编程] p_in_s_out

说明：并入串出寄存器设计  datain[7..0] 是八位数据输入端，并行输入；  clk 脉冲输入端，数据的移位靠该引脚触发；  load 是读入数据控制端；  dataout 一位数据的输出端。 -String into a register Design  datain [7 .. 0] is the eight-bit data
<吴胜兵> 在 2025-03-09 上传 | 大小：305kb | 下载：0

[单片机(51,AVR,MSP430等)] AD

说明：TLC5620串行 DAC 产生正弦波 C/C-TLC5620 DAC
<yyg> 在 2025-03-09 上传 | 大小：2kb | 下载：0

[单片机(51,AVR,MSP430等)] clock

说明：实现时钟调时和设置闹铃，基于51单片机的开发，直接用中断来实现-The clock tune and set the alarm
<蓝色天空> 在 2025-03-09 上传 | 大小：76kb | 下载：0