[VHDL编程] Lab9_adder4a

说明：4位加法器的设计与实现.4位加法器框图，本实验中用Verilog语句来描述.nexy3.-With the implementation of.4 bit adder block design of 4 bit adder, the Verilog statement in this experiment to describe.Nexy3
<penglx1803> 在 2024-10-11 上传 | 大小：101376 | 下载：0

[VHDL编程] Lab10_shift4

说明：4位移位器的设计与实现.4位移位器框图和功能表，本实验中用Verilog语句来描述。-Design of 4 bit shifter and implementation of.4 bit shifter block diagram and function table, use the Verilog statement in this experiment to describe.
<penglx1803> 在 2024-10-11 上传 | 大小：175104 | 下载：0

[VHDL编程] Lab11_flipflopcs

说明：带有置位和清零端的边沿D触发器的设计与实现.带有置位和清零端的边沿D触发器的逻辑图，本实验中用Verilog语句来描述。-Design and implementation of an edge D flip-flop with set and reset end. Logic diagrams with edge D flip-flop with set and reset the end of the Verilog stateme
<penglx1803> 在 2024-10-11 上传 | 大小：167936 | 下载：0

[VHDL编程] lcd

说明：implementation of 16x2 lcd module driver in vhdl with the scroll a read facility.also a memory device is been also added.for 576 charecter in spartan 3 device tested.
<arka> 在 2024-10-11 上传 | 大小：2048 | 下载：0

[VHDL编程] Lab12_shiftreg

说明： 4位移位寄存器的设计与实现.本实验中用Verilog语句来描述。nexy3.-Design and implementation of a 4 bit shift register. The Verilog statement in this experiment to describe. Nexy3
<penglx1803> 在 2024-10-11 上传 | 大小：207872 | 下载：0

[VHDL编程] Lab13_mod5cnt

说明：模-5计数器就是从0到4重复计数。也就是说，它一共要经历5个状态，输出从000变到100然后再回到000。本实验中用Verilog语句来描述。-Module-5 counter is from 0 to 4 repeat count. That is to say, it has to experience 5 state, the output from 000 to 100 and then to 000. Using the Ve
<penglx1803> 在 2024-10-11 上传 | 大小：204800 | 下载：0

[VHDL编程] Lab14_count3a

说明：8分频器的设计与实现.8分频器的真值表，其最高位q2的输出就是对输入信号的8分频。本实验中用Verilog来实现。-Design and implementation of.8 8 frequency divider divider of the truth table, output the highest bit Q2 is the input signal frequency of 8. Use Verilog to achiev
<penglx1803> 在 2024-10-11 上传 | 大小：173056 | 下载：0

[VHDL编程] Lab15_sw2reg

说明：开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switch
<penglx1803> 在 2024-10-11 上传 | 大小：175104 | 下载：0

[VHDL编程] cores

说明：a core has been developed for your 32 bit fpu with a least 32x2 input 4 bit operator with round off and 32 bit output and 8 bit exeption data.
<arka> 在 2024-10-11 上传 | 大小：25600 | 下载：0

[uCOS开发] ucosII-kernel-Detailed

说明：ucosII内核详解，ucosII内核详解-Detailed ucosII kernel, ucosII kernel Detailed
<chengwei> 在 2024-10-11 上传 | 大小：472064 | 下载：0

[单片机(51,AVR,MSP430等)] STM32_COG128128

说明：这个源码是利用STM32驱动COG128128，并让其显示常用ASCII码字库的例子。液晶使用的控制器是UC1617，STM32使用的是R8T6。由于UC1617每次发送一个字节数据是写入4个像素点，而不是普通的8个像素点，所以传统的液晶驱动无法匹配普通字库生成软件生成的字库，在这个例子当中，通过修改底层通讯驱动的方式来“曲线救国”，实现可以在UC1617驱动下的COG128128液晶屏幕上调用字库显示。-This source is
<> 在 2024-10-11 上传 | 大小：200704 | 下载：0

[单片机(51,AVR,MSP430等)] SD

说明：在keil环境下实现了基于51的SD卡读和写-In keil environment to achieve a 51 on the SD card read and write
<乔沐> 在 2024-10-11 上传 | 大小：24576 | 下载：0