[其他小程序] MCIWndPlayer

说明：给出一些实现小的功能的软件，希望能够帮助到有缘人，本程序提供的功能为模拟拷贝进程-Given some small realize the function of the software, hoping to help a nice ring, the procedure provides functionality to simulate the process of copying
<anchor> 在 2025-03-04 上传 | 大小：34kb | 下载：0

[其他小程序] VBExample

说明：一个小的VB范例工程，出自于Visual Basic 程序开发范例宝典-A small sample of the VB project in Visual Basic procedures from development paradigm Baodian
<xujia7625> 在 2025-03-04 上传 | 大小：19kb | 下载：0

[其他小程序] 2986

说明：一个FL源程序，喜欢的就下吧。还有好多，以后还会继续发的。-A FL source, like on the next bar. There are a lot of the future will continue issued.
<方杰> 在 2025-03-04 上传 | 大小：213kb | 下载：0

[其他小程序] cnt

说明：带有异步复位和同步时钟的十进制加法计数器-With asynchronous reset and synchronous clock counter decimal adder
<何霞霞> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[其他小程序] Q

说明：four Responder the realization host keys to remove the keys
<lemma> 在 2025-03-04 上传 | 大小：9kb | 下载：0

[其他小程序] irisSOM

说明：用matlab中som实现的iris分类，包括分类的精确度-Using matlab in som realize the iris classification, including classification accuracy
<wz> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[其他小程序] CHAT

说明：基于vc++的网络聊天程序，采用udp传输协议-Based on vc++ Network chat program using udp Transfer Protocol
<sum> 在 2025-03-04 上传 | 大小：5.11mb | 下载：0

[其他小程序] liushuideng

说明：键盘控制流水灯的程序 已经经过调试可用 -Keyboard control of the process water lights have been debug available
<guanchang> 在 2025-03-04 上传 | 大小：1kb | 下载：1

[其他小程序] EClock

说明：用vc编写的电子时钟小程序，对于vc初学者来讲是一个很好的例子-Vc prepared using the electronic clock applet, for beginners in terms of vc is a good example
<libin> 在 2025-03-04 上传 | 大小：1.87mb | 下载：0

[其他小程序] usb

说明：USB1.1 agreement, the Chinese translation, a detailed descr iption of the agreement USB format and application development.
<盗匪> 在 2025-03-04 上传 | 大小：5kb | 下载：0

[其他小程序] Example-3-1

说明：该程序是用quartus II作为开发工具，用verilog语言编写，实现全加器功能的实例。对初学者很有意义-The program is used as a quartus II development tools, using Verilog language, the realization of full-adder function example. Meaningful for beginners
<xyq> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[其他小程序] Example-4-1

说明：程序补充说明：对于时序逻辑，即always模块的敏感表为沿敏感信号（多为时钟或复位的正沿或负沿），统一使用非阻塞赋值“<=”-Procedures for additional information: For sequential logic, that is always sensitive table module along sensitive signals (clock or reset for a positive
<xyq> 在 2025-03-04 上传 | 大小：17kb | 下载：0