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ps
- RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计-RS (204188) decoder design of asynchronous FIFO design application design sequence was pseudo-CORDIC design of digital computer des
Some_design_of_interface(IIC_PS2_RS232_KEY)
- 一些接口电路的Verilog设计，主要包括IIC、PS2、矩阵键盘、RS232、还有一些基础试验的源代码如：除法器、多路选择器、加法器、减法器、8位优先编码器等。-Some design of interface(IIC，PS2,RS232...)
jsq
- 键盘输入，1062lcd显示，加法、减法（负数不行）、乘法、除法器（若是减法、乘法、除法需先加一次。。。） 初学所写，不足请改进。-Keyboard input, 1062lcd showed that addition, subtraction (not negative), multiplication, division browser (if subtraction, multiplication, division to
m_divider_int
- 14bit pipeline 除法器，在Xilinx V5上可以跑到100M，输出延时3cycles-14bit 100M pipeling divider
converter(D-B)
- 用移位快速实现10进制转2进制，无需除法器-quick converter
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模
Chapter6-9
- 第六章到第九章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模
Chapter10
- 第十章的代码。 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加
Chapter11-13
- 第十一章到第十三章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压
verilog_instance
- 20多个十分实用的verilog例子，如状态机，除法器等-More than 20 very practical verilog examples, such as state machines, divider, etc.
5956447divider
- 基于srt-2算法，利用verilog实现16位定点无符号数除法器（除数、被除数均由16位整数和16位小数组成，商由32位整数和16位小数构成，余数由32位小数组成）-Based on srt-2 algorithm, using verilog to achieve 16-bit fixed-point unsigned divider (divisor, dividend by 16-bit integer and 16-bit d
chufaqi
- VHDL除法器设计，配合移位减法方式设计除法器以节省硬件成本-VHDL divider design
yunsuan_fig
- 本程序1、2主要是实现简单运算器和除法器的功能，可与C语言等嵌套使用。程序3 实现多选菜单的功能。-1,2 This procedure is mainly to achieve a simple arithmetic unit and the division' s function can be nested with the C language, etc.. Procedures for three multi-funct
divider
- 高效率的VERIFLOG描述语言的除法器,比一般的速度高-Efficient VERIFLOG descr iption language of the divider, than the average high speed
divider
- 四位无符号二进制除法器的设计,这是整个的工程文档，应该对大家有用-4 unsigned binary division Design
div
- 除法器的电路设计,基本的思想是减法:从最高位(除符号位)开始,减去除数,得到商. -Divider circuit design, the basic idea of subtraction: from the highest bit (except the sign bit), and subtract the divisor, the quotient.
diver
- 利用VHDL语言设计了五位除法器 实验环境为maxplusII 内有各个模块详细的程序代码 以及相应的模块截图-Designed using VHDL, five divider within the experimental environment maxplusII detailed code of each module and the corresponding module screenshot
dividerwithsignal
- 本程序是用verilog实现带符号的二进制除法器。本代码可用。-to realize the divider
dividerwithoutsignal
- 本程序是实现8位无符号的除法器，得到的结果有商和余数，分别放在两个寄存器变量里面。-divider withoutsignal
fpga_chufaqi
- 基于fpga的32位除法器的设计，开发环境vhdl-Fpga-based 32-bit divider design, development environment vhdl