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sum
- Javaweb编写的加法器，在网页中计算的，有加，减，乘，除四个功能-Javaweb preparation of the adder, in the calculation of the page, there is add, subtract, multiply, divide the four functions
Div3
- 一个除3器的Verilog源码，用于视频解码器的熵解码部分。纯组合逻辑，大小和加法器差不多。-In addition to device a Verilog source code 3, the video decoder for entropy decoding part. Pure combinational logic, about the size and adder.
3.4
- 移位除乘法器带testbench好用的工程-Useful addition to the shift multiplier works with testbench
con_addr_32
- 因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so
qam16
- QAM是英文Quadrature Amplitude Modulation的缩略语简称，意为正交幅度调制，是一种数字调制方式。[1] 16QAM是指包含16种符号的QAM调制方式。 16QAM 调制解调原理方框图 如右图： 16QAM 是用两路独立的正交 4ASK 信号叠加而成，4ASK 是用多电平信号去键控载波而得到的信号。它是 2ASK 体制的推广，和 2ASK 相比，这种体制的优点在于信息传输速率高。 正交幅度调制是利用
verilog四则运算器
- verilog四则运算，包括加法器、乘法器、除法器，不过都是拾人牙慧，整理一下，供新手参考。(Verilog four operations, including the adder, multiplier and divider, but are written, tidy, for novice reference.)
DIV
- 将两个32 有符号数相除，得到一个32 位商和余数，其中余数符号与被除数符号相同。(Two 32 Division has a number of symbols, get a 32 bit quotient and remainder, the remainder with the same divisor symbol symbol.)
3x3均值滤波，完整verilog源码工程
- 直接下载到炫视开发板可处理HDMI 1080p视频，用到了线缓存和快速除法器