文件名称:vivado
- 所属分类：
- 微处理器(ARM/PowerPC等)
- 资源属性：
- 上传时间：
- 2019-05-21
- 文件大小：
- 10kb
- 下载次数：
- 0次
- 提 供 者：
- 瘾1***
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- 无
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介绍说明－－下载内容均来自于网络，请自行研究使用
用中规模MSI基本逻辑功能模块 实现关模比较器（要求分别使用中规模和语言实现）：
功能要求：它的输入是两个8位无符号二进制整数X和Y，以及一个控制信号S；输出信号为1个8位无符号二进制整数Z。输入输出关系为：当S=1时， Z=min(X,Y)；当S=0时， Z=max(X,Y)。(Modeling comparator is implemented by using basic logic function modules of medium-scale MSI (medium-scale and language are required respectively):
Functional requirements: Its input is two 8-bit unsigned binary integers X and Y, and a control signal S; the output signal is an 8-bit unsigned binary integer Z. The relationship between input and output is: when S = 1, Z = min (X, Y); when S = 0, Z = max (X, Y).)相关搜索： 关模比较器
vhdl
verilog
功能要求：它的输入是两个8位无符号二进制整数X和Y，以及一个控制信号S；输出信号为1个8位无符号二进制整数Z。输入输出关系为：当S=1时， Z=min(X,Y)；当S=0时， Z=max(X,Y)。(Modeling comparator is implemented by using basic logic function modules of medium-scale MSI (medium-scale and language are required respectively):
Functional requirements: Its input is two 8-bit unsigned binary integers X and Y, and a control signal S; the output signal is an 8-bit unsigned binary integer Z. The relationship between input and output is: when S = 1, Z = min (X, Y); when S = 0, Z = max (X, Y).)相关搜索： 关模比较器
vhdl
verilog
(系统自动生成,下载前可以参看下载内容)
下载文件列表
| 文件名 | 大小 | 更新时间 |
|---|---|---|
| vivado.docx | 13423 | 2019-05-20 |