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文件名称:source

  • 所属分类：
  • 其它
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2008-10-13
  • 文件大小：
  • 10.88kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • j***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合
(系统自动生成,下载前可以参看下载内容)

下载文件列表

压缩包 : 93317450source.rar 列表
DELAY_D.v
MUX_8X1_M.v
OR4X32_REG_O.v
OUTPUT_PIPELINE_O.v
parameter_file.v
RD_CNTRL_R.v
REG32_R.v
S2P8X32_S.v
SER_PAR_LIB.v
SYNC_S.v
TOP_VHD_T.v
WR_CNTRL_W.v

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