文件名称:Final_final_test

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五级流水CPU设计
流水线是数字系统中一种提高系统稳定性和工作速度的方法,广泛应用于高档CPU的架构中。根据MIPS处理器的特点,将整体的处理过程分为取指令(IF)、指令译码(ID)、执行(EX)、存储器访问(MEM)和寄存器会写(WB)五级,对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期,每个时钟周期的上升沿来临时,此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)
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Final_final_test\ALU.v 345 2017-12-05
Final_final_test\ControlUnit.v 918 2017-11-13
Final_final_test\DtoE.v 1211 2017-12-06
Final_final_test\EqualD.v 149 2017-12-06
Final_final_test\EtoM.v 697 2017-12-06
Final_final_test\FtoD.v 377 2017-12-06
Final_final_test\HazardUnit.v 1164 2017-12-06
Final_final_test\modelsim.ini 11129 2017-12-06
Final_final_test\MtoW.v 601 2017-12-06
Final_final_test\mywork\@a@l@u\verilog.prw 230 2017-12-06
Final_final_test\mywork\@a@l@u\verilog.psm 4664 2017-12-06
Final_final_test\mywork\@a@l@u\_primary.dat 427 2017-12-06
Final_final_test\mywork\@a@l@u\_primary.dbs 472 2017-12-06
Final_final_test\mywork\@a@l@u\_primary.vhd 333 2017-12-06
Final_final_test\mywork\@control@unit\verilog.prw 825 2017-12-06
Final_final_test\mywork\@control@unit\verilog.psm 13376 2017-12-06
Final_final_test\mywork\@control@unit\_primary.dat 1324 2017-12-06
Final_final_test\mywork\@control@unit\_primary.dbs 1803 2017-12-06
Final_final_test\mywork\@control@unit\_primary.vhd 628 2017-12-06
Final_final_test\mywork\@dto@e\verilog.prw 691 2017-12-06
Final_final_test\mywork\@dto@e\verilog.psm 16872 2017-12-06
Final_final_test\mywork\@dto@e\_primary.dat 1193 2017-12-06
Final_final_test\mywork\@dto@e\_primary.dbs 1872 2017-12-06
Final_final_test\mywork\@dto@e\_primary.vhd 1517 2017-12-06
Final_final_test\mywork\@dto@m\verilog.prw 443 2017-12-06
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Final_final_test\mywork\@dto@m\_primary.dat 535 2017-12-06
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Final_final_test\mywork\@equal@d\verilog.psm 2696 2017-12-06
Final_final_test\mywork\@equal@d\_primary.dat 230 2017-12-06
Final_final_test\mywork\@equal@d\_primary.dbs 365 2017-12-06
Final_final_test\mywork\@equal@d\_primary.vhd 257 2017-12-06
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Final_final_test\mywork\@p@c\verilog.prw 540 2017-12-06
Final_final_test\mywork\@p@c\verilog.psm 8568 2017-12-06
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Final_final_test\mywork\@select@src@b\verilog.prw 220 2017-12-06
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Final_final_test\mywork\@select@write@addr3\verilog.psm 3368 2017-12-06
Final_final_test\mywork\@select@write@addr3\_primary.dat 236 2017-12-06
Final_final_test\mywork\@select@write@addr3\_primary.dbs 443 2017-12-06
Final_final_test\mywork\@select@write@addr3\_primary.vhd 337 2017-12-06
Final_final_test\mywork\@sign@extend\verilog.prw 219 2017-12-06

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